[发明专利]高密度动态随机存取存储单元

说明书

本发明涉及数字集成电路领域。更具体地说，本发明涉及动态随机存取存储器的领域。

没有几种电子器件象动态随机存取存储器（DRAM）单元那样受到工程界的广泛注目。最通用的存储单元是一个晶体管一个电容器型。晶体管对流到位线和从位线流出的电流进行控制，该位线与晶体管的漏极相连。通常跨电容器两端的5伏电荷代表“1”而位于电容器两端的零伏电荷则代表“0”。通过使转移晶体管导通和确定存储在电容器上的电荷可从存储单元读出数据。在许多数字装置（如微机）中所得到的复杂应用对存储容量提出了高要求。这就造成了很大的压力要将尽可能多的存储容量封装在一块芯片上。很多工程专家和时间投入了减小存储单元的尺寸的任务以便在一块芯片上可封装更大量的存储单元。一种这类类型的存储单元就是沟槽电容器存储单元。

在沟槽电容器存储单元中，在半导体基片的主表面的表面中形成一晶体管。此晶体管控制流到电容器上的电流，此电容器以某种方式形成于蚀刻到基片的主表面之中的沟槽中或该沟槽的周围。通过围绕沟槽形成电容器可在基片的主表面的给定表面区域中得到更大的电容值。在已有技术中，这类存储单元的例子有美国专利4，721，987（发明人为巴格莱（Baglee）等，受让人为本申请人，批准日为1988年1月26日），美国专利4，225，945（发明人为柯（Kuo），受让人为本申请人，批准日为1980年9月30日）及日本特开昭51-130178（发明人索那米（Sunami），1976年12月11日公开）。

沟槽电容器存储单元确实大大减小了存储单元的表面积。但这些类型的存储单元引入了复杂性从而使产量降低和生产成本提高。此外，虽然因使用已有技术的沟槽晶体管构思而使存储单元本身体积缩小，但存储单元间的隔离区域仍占用较大的表面面积。

本发明所述的实施例提供一种存储单元及一种制造该存储单元的方法。该存储单元是沟槽电容器型，它具有在基片的主表面的表面上形成的晶体管和在基片中围绕沟槽的周边形成的电容器。由隐埋的其导电类型与基片相反的重掺杂区域使电容器与晶体管相连。与隐埋掺杂区域具有同样掺杂类型的掺杂存储区域围绕着沟槽。在沟槽中形成场板，并由电介质与存储区域隔开。场板延伸到存储单元之间的隔离区域上，从而可使用最小的表面面积为各存储单元之间提供了隔离。有一二氧化硅环以便当经过隐埋的N⁺层蚀刻沟槽时保护隐埋的N⁺层。使用自对准工艺以形成通路门控晶体管的源极和漏极，且由隐埋的N⁺层在晶体管的源极和隐埋掺杂层之间实现自动连接。并形成侧壁氮化硅钝化线以保护第一多晶硅层和第二多晶硅层之间的层间绝缘区的侧壁。

形成此单元的方法相对来说较为简单，因为此法尽可能多地使用自对准方法以提供一小的单元并使用不复杂的工艺过程以便使因工艺过程变动而引起的产量损失降到最低程度。制造存储单元的方法的一实施例包含以下的步骤：

在基片中形成沟槽;

使上述沟槽的壁掺杂;

形成第一绝缘层;

形成第一导电层;

在上述第一导电层和上述第一绝缘层中形成开口，因而使上述基片的表面暴露，上述开口与上述沟槽相邻;

在上述基片上的上述开口中形成第二绝缘层;

形成第二导电层并在其上形成图形以便提供覆盖上述第二开口中的部分上述第二绝缘层的门极;及

将掺杂原子引入到在上述开口的下方和未被上述门极覆盖处的上述基片部分。

图1为图示本发明的一实施例的工作的动态随机存取存储单元阵列的示意图;

图2为本发明的一实施例的平面图;

图3为沿图2截面AA的剖视图;

图4A至4H为表示制造图3的实施例所需要的加工步骤的剖视图。

图1为表示本发明的一实施例的电气特性的电气示意图。图2是表示组成本发明的一实施例的四个单元的布局的平面视图。图3为图2中所示的实施例的一存储单元沿截面AA的剖视图。

图4A至4H为制造图3所示的存储器单元期间各步骤的剖视图。