[发明专利]高速异步数据接口

说明书

本发明涉及用于数字通信系统的高速异步数据接口。

现代数字通信系统的发展需要在系统板间进行高速并行数据流传输的设备。由于时钟和数据传送延迟的微小差别导致失调以及错误的同步，普通同步数据传输不能满足所述要求。因此，需要异步技术并用之将时钟和数据编码在同一信号上。然后由接收机将时钟信号从所传送信号中抽取出来，并用该时钟信号对输入数据译码，以及与芯片时钟信号重合。

本发明的目的在于提供一种异步的CMOS的高速的芯片-芯片级的数据接口，该接口可集成在通信系统的元件芯片中。该接口最初打算用于几米距离的电信号传输，尽管它也适合于用光纤实现的较长链路。

按照本发明，提供一种高速异步数据接口，这种接口包含至少一个接口发射器和至少一个接口接收器，以及用来将数据从发射器传输到接收器的互连发射器与接收器的传输线，其中，每个接收器包括与预定产生输出数据的数据对齐电路相连接的数据编码器和数据时钟抽取电路，这种高速异步数据接口的特征在于，数据时钟抽取电路包含锁存器，该锁存器在输出端接收来自瞬态检测器的各个瞬态的置位脉冲，使该锁存器输出变为逻辑低电平，将输出耦合到传送低电平并产生用来复位锁存器的复位脉冲的延迟线，并将锁存器输出恢复为逻辑高电平，其中，锁存器复位时产生的任何数据相关瞬态脉冲这时被取代，从而从锁存器的输出抽取出时钟信号。

参考附图，描述本发明的实施例，其中：

图1表示高速异步数据接口的框图，

图2示出该接口的数据格式，

图3示出已知的时钟抽取电路的框图，

图4示出改进的时钟抽取电路的框图，

图5示出图4中所示部分框图的电路图及信号波形，

图6示出控制电压振荡器的框图，

图7示出图6所示振荡器的延迟缓冲器，

图8示出锁相环的框图，以及

图9示出数据对齐电路的框图。

参考图1，用CMOS技术，准备将该接口用于高达几百Mbit/s的操作。发射器对数据进行曼彻斯特（Manchester）编码，以便从接收到的信号DIN抽取出数据时钟。这样做消除了时钟偏离的问题，不然的话在这种数据速率下时钟偏离便会成为问题。抽取出的时钟用于对输入信号采样和译码并将数据同步于对齐电路。

使用锁相环（PLL）将时钟抽取电路校正为由外部频率基准提供的数据传输速率。该PLL输出可用于芯片时钟从而免去配置高频系统时钟的必要性。

数据作为包来传输以使并行数据流对齐，而由数据流中故意产生曼彻斯特代码扰乱（即，忽略时钟瞬变）来实现包帧标志。

将片外数据作为差分信号传输使共模噪声效应最小，通过执行传输线的匹配使由反射造成的噪声问题最小。最好在传输链路的两端使用匹配的终端来吸收反射信号。然而，只要将传输线终止在接收器，便可使信号摆幅增大一倍，这便是最佳布局。使用标准CMOS技术实现输入和输出缓冲器。

为解决时钟偏离问题，使用曼彻斯特双相标记编码。用该编码，保证时钟瞬变出现在每个位单元边界的边缘，如图2所示，数据相关瞬变出现在位周期的中央。所以，由接收器可将时钟和数据瞬变分别抽取出来以重构时钟和数据信号。

也可通过故意产生代码扰动来实现帧标志。即可通过省略在帧结束处的时钟瞬变来完成。然后检测该标志并用来对齐来自不同输入的数据包。

数据传输电路简单地由编码器2组成，该编码器由二进制数据产生曼彻斯特代码输出信号并产生作为帧结束标志的代码扰动。然后将编码后信号通过输出缓冲器3驱动出片外。

编码器2也接收时钟信号和帧同步信号。输出驱动器的输出级是用完全CMOS实现的差动电流驱动缓冲器3并仅有电流吸收能力。该电流来源于位于链路5的接收器端的匹配阻抗6的传输线。这节省了输出驱动器的芯片区域，并也意味着，如接收器电源失效，那么，发射器不能驱动任何电流到接收器的输入，否则会引起元件损坏。

如果假定在每一端匹配的终端阻抗的线路阻抗为50欧姆，则输出驱动器的10mA的电流汇点，给出250mV的差动信号（100欧姆线路阻抗时为500mV）。

传输链路终止于匹配阻抗6的两端，使数据信号反射最小。接收器处的反射波会干扰主信号并降低噪声余量。将接收器的终端阻抗连接到正电源并为输出驱动器提供源电流。发射器终端交流耦合到电源以防止由于发射器和接收器之间的电源电平之差而产生直流电流。这也意味着，发射器板未提供直流电源，这样减少了接收器端电源故障时损坏元件的可能性。