[发明专利]数字电路断流器的倍频电路和频率平方电路

权利要求书

1、用于数字断流器的一种倍频电路(10)，其特征在于包括：

有一输入端与第一频率(f)源(A)连接的一个逻辑门(12)；

有一输入端与第二频率(f)源(B)连接的一个二进制计数器(14)；

一个供给固定时钟率的定时器(17)；

连接所述计数器(14)、所述定时器(17)和所述逻辑门(12)的一个触发器(15)，以提供输出频率(f)，此频率是所述第一和第二输入频率的函数。

2、根据权利要求1所述的倍频电路，其特征在于，所述逻辑门（12）包括一个“与”门，所述“与”门之另一个输入端与所述触发器（15）的Q输出端相连接。

3、根据权利要求1所述的倍频电路，其特征在于，所述二进制计数器（14）包括一个1∶N计数器，来自所述1∶N计数器的输出被接到所述触发器（15）的置“1”（SET）输入端。

4、根据权利要求2所述的倍频电路，其特征在于，来自所述定时器（17）的一个输出与所述触发器（15）的复位（RESET）输入相连，而触发器Q输出被连接到所述定时器（17）的允许（ENABLE）输入端，使得此定时器（17）在所述触发器（15）置“1”（SET）和所述Q输出处在高状态时能允许。

5、根据权利要求1所述的倍频电路，其特征在于，所述第一、第二频率源各包括一个电压/频率（V/F）转换器。

6、用于数字断流器的一种倍频电路（87），其特征在于包括：

一对彼此连接的、并与第一输入频率源（f_B）相连接的第一和第二触发器（89，90）;

一个与所述第二触发器（90）及第二输入频率源（f_A）相连接的1∶N计数器（88）;

与所述第二触发器（90）的所述输出端以及与一个固定时钟脉冲源（f_CLK）连接在一起的一个UP计数器（91），所述1∶N计数器（88）提供一个输出频率（f_O），此输出频率为上述第一和第二输入频率的函数。

7、根据权利要求6所述的倍频电路，其特征在于，在所述第一触发器（89）上的时钟端子（CLK）是和所述第二触发器（90）上的一个时钟端子（CLK）及所述第一频率源（f）共同连接的。

8、根据权利要求6所述的倍频电路，其特征在于，所述第二触发器（90）包括一个DQ触发器，所述第二触发器（90）上的Q端与所述1∶N计数器（88）上的预置（PRESET）端以及UP计数器（91）上的允许（ENABLE）端共同连接在一起。

9、根据权利要求6所述的倍频电路，其特征在于，所述UP计数器（91）提供给所述1∶N计数器（88）m个数据位。

10、根据权利要求6所述的倍频电路，其特征在于，所述第一触发器（89）包括一个DSQ触发器，所述DSQ触发器上的S端与所述1∶N计数器（88）上的一个输出相连接。

11、用于数字电路断流器的一种频率平方电路（26），其特征在于包括：

一个具有输入频率源（f_A）的逻辑门（12），其频率表示流过保护电路的电流值;

一个二进制计数器（14），它具有一个与所述频率源（f_A）共同连接的输入端和与RS触发器（15）的置“1”（SET）位相连接的输出端，所述触发器（15）的Q输出与所述逻辑门（12）的另一个输入相连;以及

一个供给固定时钟率的定时器（17），所述定时器（17）的一个输出端与所述触发器（15）的复位输入端相连，所述定时器（17）之允许EN（ENABLE）输入端与所述触发器Q输出端及所述逻辑门（12）的另一输入端共同连接，从而所述逻辑门（12）的输出f_O是所述输入频率（f_A）的平方。

12、根据权利要求11所述的频率平方电路，其特征在于，所述逻辑门（12）包括一个“与”门，而所述二进制计数器（14）则包括一个1∶N计数器。

13、根据权利要求11所述的频率平方电路，其特征在于，所述频率源（f_A）包括一个电压/频率转换器（V/F），所述电压系由所述电路电流导出。