[其他]并行处理计算机

说明书

本发明涉及一种并行处理计算机，特别涉及一种多指令流、多数据流（MIMD流）式的并行处理计算机，这种计算机特别适用于以高速并行的方式求得偏微分方程的数字解。

为进行科学技术的计算，特别是为获得偏微方程的数字解，在过去已研制了用多个处理器执行并行处理的并行处理计算机。这种计算机的一个典型例子发表在一篇题为“PACS”一种用于科学计算的并行微处理器阵列”的文章中，刊载在ACM计算机系统学报，第1卷，第3期，1983年8月，第195页到221页（ACM    TRANSACTION    ON    COMPUTER    SYSTEM，VOL1，NO.3，Aug-ust    1983，P195-221）。

这种计算机是一种“邻近连接式”，其中邻近处理器互相连接形成一维或二维布局的阵列处理器。尽管这种计算机具有处理器之间很容易连接的优点，但其缺点是在相隔较远的处理器之间数据传输的时间很长。

这是由于相隔较远的处理器之间的数据传输是通过中继处理器来完成，而中继处理器接收和发送数据都需要时间。因此，传输时间与数据处理时间的比率很大，处理效能不够高。

由于处理器的硬件布置是固定的，计算的效率取决于要解决的问题，这将在下面说明。

（1）当一个二维布局的处理机求解一个一维的问题（如）时，只有一行或一列处理器得到使用，如图2（a）所示，而计算网格点的分布一般都是如图2（b）所示。在前一种情况，分配到一个处理器的网格点的数目很大，因此，计算时间很长。在后一种情况，数据传输的方向与处理器的位置不同，因此，就需要额外的处理时间来调整。

（2）当进行一个两维的计算时（如，用的明显差分求解法），则在一维布局的处理器中，数据传输的数目比在二维布局的处理器中的数据传输大，而且处理时间也长。例如，当用一维布局的16个处理器和用二维布局的4×4处理器来计算16×16网格点时，在二维布局中，相邻处理器之间的传输数据的数目是16，而在一维结构中传输数据的数目是32，尽管在两者中每一个处理器都分配到16个网格点。

如上所述，即使求解同样的问题时，根据处理器的布局，传输数据的数目会增加，每个处理器的负载也会加重。因此，如果处理器的布局是固定的，对解决这样的问题，会降低计算效率。

本发明的目的是提供一个并行处理计算机，它能在处理器之间同时开始数据传输，并能加快相隔较远的处理器之间的数据传输。

本发明的另一目的是提供一种并行处理计算机，它能根据要解决的问题形成一理想的处理器布局，以便高效地执行并行计算处理。

在上述的先有技术例子中，在相隔较远的处理器之间的数据传输是由中继处理器的输入一输出指令完成的，因此，输入一输出指令的执行时间长。此外，由于输入一输出端口采用同一个存储器作为缓冲存储器，因此就有必要采取有效控制，以便使相邻的存储器不会同时存取缓冲存储器。

本发明是基于这样的概念;如果每个处理器采用输入和输出端口分开的先进、先出式的存储器作为缓冲器存储器，并将这些缓冲存储器连接成一条数据传输总线，每一个处理器可同时在数据传输总线的缓冲存储中存放数据。如果将送往目的地的大量数据在缓冲存储器之间传输，那么相隔较远的处理器之间的数据传输可以不用中继处理器的输入一输出的指令来进行。本发明是基于上述概念完成的。

在两维布局的处理器中，本发明提供了将不同行、列的处理器进行一维连接的功能，并能改变处理器的布局，以便根据要解决问题的网格分布来减少处理器之间的数据传输。

根据本发明，处理器之间的数据传输可通过控制进出缓冲存储器的数据量来进行，不必使用处理器的输入一输出指令。因此，在相隔较远的处理器之间的数据传输可以加快。

图1是根据本发明一维布局的并行处理计算机的结构图。

图2是根据本发明二维布局的并行处理计算机的结构图。

图3是图1中的操作单元的结构图。

图4是图1中操作单元之间的传输操作的流程图。

图5是图3中数据传输控制电路3的结构图。

图6是图5中同步电路43的结构图。

图7是图5中输出信号产生电路51的结构图。

图8是图7中输出信号产生电路51的时间关系图。

图9和图10是表示在数据传输时，缓冲存储器内容变化的表格。

图11是一个并行计算例子的流程图。

图12是表示本发明的一个并行处理计算机结构的框图。

图13是图12中计算机的详图。