[发明专利]逻辑电路与后道互连电路混合键合的三维集成结构及工艺

说明书

本发明涉及集成电路三维集成技术领域，具体涉及一种逻辑电路与后道互连电路混合键合的三维集成结构及工艺，该三维集成结构包括衬底，所述衬底的上下表面均设置有互连层，所述互连层上键合有芯粒逻辑电路层，且所述互连层上设置有覆盖所述芯粒逻辑电路层的模塑层；其中一侧的模塑层表面设置有再布线层，所述再布线层通过模塑层中的塑料通孔与同侧的所述互连层连接；所述再布线层表面设置有凸点。本发明的三维集成结构及工艺实现了多芯片逻辑电路层和后道互连层并行制备，采用双面混合键合及双面模塑工艺实现了应力及翘曲调控的优势，多晶硅通孔及塑料通孔的综合使用实现了芯片的三维高密度集成。

技术领域

本发明涉及集成电路三维集成技术领域，具体涉及一种逻辑电路与后道互连电路混合键合的三维集成结构及工艺。

背景技术

小型化和规模化发展的集成电路作为电子产业革命的支柱，极大地推动了现代科学技术发展，推进一系列具有划时代意义的集成电路新工艺、新材料和新装备不断涌现，其制造就是在硅晶圆上执行一系列复杂的化学或物理操作过程，按照晶体管完成前后可以把整个制造过程分为三大部分：晶体管器件部分-前道工艺、晶体管和金属互连接触部分-中道工艺以及金属互连部分-后道工艺。然而，随着晶体管密度的增加和器件尺寸的减小，通过传统方法进一步增加复杂芯片的密度变得困难且昂贵。

为保证足够的集成度，芯片关键线宽不断减小，工艺难度加大；当单纯依靠尺寸微缩提升芯片性能的空间变小时，目前出现了将不同功能的小芯片集成在一起的新形式，开始将SOC分解成 CPU、IO等芯粒，然后通过系统封装技术将他们集成在一个封装结构内，这是一种非常优异的技术，可根据特定客户的独特需求定制产品。然而Chiplet技术需要更高的互连密度，且需要考量在将这些芯片组装在一起时，如何保持制造流程的高效率问题。目前各芯片制造厂家通常采用先器件制备，再后道互连制备的形式制备芯粒晶圆。传统的晶粒器件-互连结构有2个缺点：（1）器件及互连结构的制备必须满足先后顺序，只能串行处理，互连制备导致的破坏会带来整个器件的失效；（2）不同芯粒具有不同的互连结构，芯粒集成时需要考虑他们之间的接口问题。

发明内容

针对现有技术的不足，本发明的目的是提供一种逻辑电路与后道互连电路混合键合的三维集成结构及工艺，该三维集成结构可以提高集成密度，同时可以降低工艺时间，平衡工艺应力及翘曲，其损耗更小，效率更高。

为实现上述目的，本发明的技术方案为一种逻辑电路与后道互连电路混合键合的三维集成结构，包括衬底，所述衬底的上下表面均设置有互连层，所述互连层上键合有芯粒逻辑电路层，且所述互连层上设置有覆盖所述芯粒逻辑电路层的模塑层；其中一侧的模塑层表面设置有再布线层，所述再布线层通过模塑层中的塑料通孔与同侧的所述互连层连接；所述再布线层表面设置有凸点。

作为实施方式之一，所述芯粒逻辑电路层包括若干芯粒，位于相邻芯粒之间的互连层中设置有隔离槽。

作为实施方式之一，所述再布线层包括依次设置于所述模塑层表面的第一介电层、第一种子层、第一再布线层和第一阻焊层，所述塑料通孔露出所述第一介电层，所述第一阻焊层上设置有开孔并露出焊盘区，所述凸点设置于所述焊盘区。

作为实施方式之一，所述衬底与所述互连层之间设置有钝化层，所述钝化层采用二氧化硅、氮化硅、氮氧化硅、碳化硅或碳搀杂氧化硅材料。

作为实施方式之一，所述衬底中设置有导电柱，所述导电柱的两端分别贯穿两侧的所述钝化层并与两侧的所述互连层连接。

本发明还提供一种逻辑电路与后道互连电路混合键合的三维集成工艺，包括如下步骤：

S1、提供第一晶圆，减薄后制作导电柱，得到衬底；

S2、在衬底的上下表面分别制作互连层；

S3、提供第二晶圆，制作逻辑电路，对逻辑电路进行芯片切割，得到多个芯粒；