[发明专利]芯片时钟网络延时交叉验证测试方法

说明书

本发明涉及一种芯片时钟网络延时交叉验证测试方法，涉及芯片测试技术领域，通过将测试向量输入至N颗同批次、同型号的待测芯片；控制OCC电路At‑speed模式提供的时钟信号作为待测芯片内各触发器的控制时钟；将来自各待测芯片的触发器输出信号进行异或运算，实现批量交叉验证。

技术领域

本发明涉及芯片测试技术领域，尤其涉及一种芯片时钟网络延时交叉验证测试方法。

背景技术

随着新能源汽车的发展，车规级芯片的时钟网络延迟验证问题急需解决。

传统的时钟网络延时参数测试选择被测芯片的部分I/O接口分别作为信号的输入端和输出端。然后使用示波器或其他测试设备测试输入端信号与输出端信号之间的时序延时，并减去测试电路板上的信号传输通道的信号传输延时。这种测试方法对测试端口有着很强的依赖性，测试的灵活性较低，容易受到外部测试条件的影响，且测试效率低。基于扫描技术的At-speed测试已被证明是用来测试Delay Fault的有效方法，At-speed测试不用测试机提供的测试时钟，而是使用芯片内部的高速时钟，这样需要加入专门的电路来支持，片上时钟控制器(On-chip Clock Controllers ，OCC)电路应运而生。OCC 是插在SoC上的逻辑电路。在ATE（自动测试设备）上对芯片做ATPG测试时，OCC用于控制内部scan flip-flop时钟。

针对上述传统测试技术存在的不足，特提出本发明。

发明内容

为了解决上述技术问题，本发明提供了一种芯片时钟网络延时交叉验证测试方法，通过采用OCC电路的At-speed test技术，让待测芯片在内部高速时钟上测试，并将测试输出进行交叉验证，根据交叉验证的结果，以完成对大批量、同批次的同型号芯片延时缺陷Delay Fault的测试。上述技术方案能够简化集成电路功能测试的流程，提高测试效率。

本发明实施例提供了一种芯片时钟网络延时交叉验证测试方法，该方法包括：

S1、设置测试系统参数，生成包括多个测试向量的测试向量集；测试向量是每个时钟周期应用于器件管脚的用于测试或者操作的逻辑1和逻辑0数据；

S2、将测试向量输入至N颗同批次、同型号的待测芯片；所述待测芯片内部时钟重置生成器和所述时钟重置生成器向外提供时钟信号的模块之间加入OCC电路，并配置测试模式为At-speed；

S3、控制OCC电路At-speed模式提供的时钟信号作为待测芯片内各触发器的控制时钟；

S4、将来自各待测芯片的触发器输出信号进行异或运算，实现批量交叉验证。

可选的，所述S4包括：

S41、将来自各待测芯片的触发器输出信号进行异或运算，如果异或结果为逻辑0，通过测试；如果异或结果为逻辑1，测试结果记录为错误；

S42、将测试结果记录为错误的待测芯片分为两等份，两等份的待测芯片并列重复步骤S2~S4，逐步缩小测试范围直到找出故障芯片。

可选的，所述S3包括：

S31、对各个片内OCC电路采用同源时钟。

S32、在每个待测芯片内构造n个测试支路，每一测试支路包括一个时钟网络路径和与之连接的触发器，测试支路和OCC电路提供的时钟信号一一对应接入。

S33、控制OCC电路提供的时钟信号经过同一路径接入片内触发器区域，然后经过n个测试支路分路至各触发器，以控制OCC电路At-speed模式提供的时钟信号作为各触发器的控制时钟。

可选的，所述测试系统参数包括测试向量的输入顺序；

所述S2包括：按照测试系统参数按顺序将测试向量输入至N颗同批次、同型号的待测芯片。