[发明专利]锁相环、芯片及电子设备

说明书

本发明公开一种锁相环、芯片以及电子设备，锁相环包括振荡器、分频器、相位误差抵消模块以及电压范围限制模块，相位误差抵消模块向振荡器输出第一电压，使振荡器输出的第一信号的相位述参考时钟的相位之间保持固定的相位差，电压范围限制模块根据第二电压与预设电压范围边界值之间的大小关系调节输入至振荡器的第三电压，使第一电压在预设电压范围内。本技术方案通过设置相位误差抵消模块和电压范围限制模块对振荡器输入双控制电压，相位误差抵消模块向振荡器输出第一电压实现低相位噪声和低杂散时钟，电压范围限制模块避免第一电压超出预设电压范围，既满足低相位噪声与低杂散时钟要求，同时又改善了鲁棒性和稳定性。

技术领域

本发明涉及但不仅限于通信技术领域，尤其涉及一种锁相环、芯片及电子设备。

背景技术

锁相环（Phase Locked Loop，PLL）是一种电子电路，用于将参考信号和输出信号的相位保持恒定。它是一种广泛应用于滤波、频率综合、调制与解调、信号检测等电路中。现有技术中往往通过降低个别指标以达到低相位噪声与低杂散时钟要求，这是通过向锁相环中的振荡器输出电压来实现的，所以现有技术中常存在满足低相位噪声与低杂散时钟要求过程中由于降低个别指标导致电压超出预设电压范围，使锁相环出现鲁棒性和稳定性较差的问题。然而，有的产品既需要低相位噪声与低杂散时钟，也需要鲁棒性和稳定性较好，例如，在人工智能领域的芯片尤其有相关的需求。

发明内容

本发明实施例提供一种锁相环，以至少解决现有技术中上述技术问题。

本发明实施例第一方面提供一种锁相环，包括：电压范围限制模块、振荡器、分频器、及相位误差抵消模块；

所述电压范围限制模块的输入端连接所述相位误差抵消模块输出的第二电压，其中，所述第二电压为所述相位误差抵消模块输出的第一电压的直流电压，所述电压范围限制模块的输出端连接所述振荡器的第二输入端，用于向所述振荡器输出第三电压，并根据所述第二电压与预设电压范围边界值之间的大小关系调节所述第三电压，使所述第一电压在所述预设电压范围内；

所述振荡器的输出端输出第一信号；所述分频器的输入端连接所述第一信号，用于对所述第一信号进行分频得到第二信号；所述相位误差抵消模块的输入端连接所述第一信号、所述第二信号以及参考时钟信号，所述相位误差抵消模块的输出端连接所述振荡器的第一输入端，用于获取所述第一信号与所述参考时钟信号之间的相位差，并将所述相位差转换为第一电压，并通过所述第一电压控制所述振荡器的频率，使所述振荡器输出的第一信号的相位与所述参考时钟的相位之间保持固定的相位差。

本发明实施例第二方面提供一种芯片，包括权利要求第一方面所述的锁相环。

本发明实施例第三方面提供一种电子设备，包括第二方面所述的芯片。

本发明实施例的技术效果为：本实施例与现有技术相比，通过设置相位误差抵消模块和电压范围限制模块对振荡器输入双控制电压，相位误差抵消模块向振荡器输出第一电压实现低相位噪声和低杂散时钟，电压范围限制模块根据第二电压与预设电压范围边界值之间的大小关系调节输入至振荡器的第三电压，使第一电压在预设电压范围内，避免第一电压超出预设电压范围，既满足低相位噪声与低杂散时钟要求，同时又改善了鲁棒性和稳定性。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例一提供的一种锁相环的结构示意图；

图2是本发明实施例二提供的一种锁相环中的电压范围限制模块的结构示意图；

图3是本发明实施例三提供的一种锁相环的相位误差抵消模块的结构示意图；