[发明专利]一种在单胞级别集成结势垒肖特基二极管的MOSFET器件及制备

说明书

一种集成结势垒肖特基二极管的MOSFET器件，器件自下至上包括漏极，重掺杂N型衬底，N‑外延层；N‑外延层内部接近上表面通过掺杂变化而形成周期性区域，外延层上表面包含周期性交替凸起栅极区和相对凹陷下去的金属接触区；每个器件由成百上千个周期的单胞构成，周期单胞包括栅极区：外延层内的掺杂区包括两个相邻的P阱区，每个P阱区又包含一个N+区和一个P+区的部分或全部；N‑外延层内，两个相邻的P阱区之间是JFET区；N‑外延层表面，横跨两个P阱区的上方，自下而上，有栅极介质层，栅极，层间介质和金属层；金属接触区金属层在肖特基接触区上方形成肖特基接触,并在N+区上方和层间介质的上方形成源极金属。

技术领域

本发明涉及电子器件设计和制造领域，更具体地说，涉及一种集成了结势垒肖特基二极管的MOSFET的结构设计，以及关键工艺步骤。尤其是应用单一金属化体系，在单胞级别集成了结势垒肖特基二极管的MOSFET器件。

背景技术

SiC作为主要的第三代半导体，具有宽带隙，高击穿电压，高热导率等优点。与SiMOSFET相比，SiC MOSFET可实现高电压、大电流、高功率密度和高频开关。但因为SiC禁带宽度较大，造成其寄生的PIN结的内建势垒较高，从而体二极管的正向导通电压较高，增大了开关损耗，并且PIN的双极特性也限制了开关速度,进一步增大了损耗[1]。另外，在漂移层外延过程中形成的基底平面的位错会在PIN结正向导通过程中，经由电子和空穴的复合而扩展为堆垛层错，从而降低MOSFET的可靠性，引起体二极管的正向导通压降增加，MOSFET的漏极和源极之间的通态电阻(即Rdson)增大，有时还会造成MOSFET反向截止状态的漏电流增加和反向截止的额定电压降低，甚至造成MOSFET失效,也就是常说的体二极管的双极退化。[7]

为解决这一问题，目前已有的方案包括：(1)在SiC MOSFET外部反并联一个SiC肖特基二极管(SBD)来抑制体二极管的导通，但这SBD不仅会增加成本，而且其需要的单独封装会造成和MOSFET封装之间的寄生电感。(2)在MOSFET芯片边缘划出一片区域做成结势垒肖特基二极管(JBS)，和MOSFET单片集成，但这会增大芯片面积[2]。(3)在MOSFET单胞内部的栅极区插入SBD[3],但这会增加单胞的尺寸，从而增大MOSFET的通态电阻Rdson,而且会改变平面MOSFET的转移特性。(4)在MOSFET内部，增加肖特基接触区，或将每两个相邻的欧姆接触区之一改为包含肖特基接触区[4-5]。这一方案的问题是需要两套金属化体系以形成欧姆接触和肖特基接触，并且相比传统MOSFET，需要额外的光刻和刻蚀步骤以形成肖特基接触孔。

参考文献

[1]Anant Agarwal,Husna Fatima,Sarah Haney,and Sei-Hyung Ryu,“A NewDegradation Mechanism in High-Voltage SiC Power MOSFETs,”IEEE Electron DeviceLetters,Vol.28,No.7,pp.587-589,July 2007.DOI:10.1109/LED.2007.897861

[2]W.Sung and B.J.Baliga,“Monolithically Integrated 4H-SiC MOSFET andJBS Diode(JBSFET)Using a Single Ohmic/Schottky Process Scheme”,IEEE ElectronDevice Lett.,vol.37,no.12,pp.1605-1608,Dec.2016

[3]Xiaochuan Deng，Rui Liu，Songjun Li，et al.,“SiC Fin-Shaped GateTrench MOSFET with Integrated Schottky Diode”，Materials 2021,14(22),7096；https://doi.org/10.3390/ma14227096