[发明专利]一种基于TSPC的高速鉴频鉴相电路及锁相环

说明书

本发明公开了一种基于TSPC的高速鉴频鉴相电路及锁相环。鉴频鉴相电路包括第一真单相时钟D触发器、第二真单相时钟D触发器、复位信号产生模块和延迟模块；第一真单相时钟D触发器用于输出UP信号和UPb信号；第二真单相时钟D触发器用于输出DN信号和DNb信号；复位信号产生模块用于根据UPb信号和DNb信号生成第一复位信号R1；延迟模块用于根据延迟控制信号，对将第一复位信号R1进行延迟的时长进行控制，得到第二复位信号R2输出至第一真单相时钟D触发器和第二真单相时钟D触发器的复位端。本发明能够稳定工作在几兆至几千兆赫兹的频率下，同时具有延迟可调，盲区时间确定等优点。

技术领域

本发明属于集成电路技术领域，更具体地，涉及一种基于TSPC的高速鉴频鉴相电路及锁相环。

背景技术

锁相环在数据传输及高速信号处理中有着广泛的应用，鉴频鉴相器作为锁相环的重要组成模块，其性能优劣对锁相环有着直接的影响。在锁相环的不同应用中，鉴频鉴相器需处理的输入时钟频率低至几兆赫兹高至几千兆赫兹。为了消除因时钟传输路径的差异、输出驱动能力的差异等造成的输出时钟相位不确定性，相差校正(Deskew)锁相环需将输入时钟及输出时钟的相位对齐。在相差校正锁相环中，鉴频鉴相器的工作频率即是传输时钟的频率，当时钟频率达到几千兆赫兹时，鉴频鉴相器的设计变的较为困难。此外，由于锁相环在启动、频率切换等过程中存在着频率过冲等问题，鉴频鉴相器实际需达到的工作频率要大于正常的工作频率，这将进一步增加其设计难度。

为了解决这类问题，一般是将传给鉴频鉴相器的参考时钟/反馈时钟均减半，使鉴频鉴相器工作在更低的频率，但此时鉴频鉴相器锁定的相位为分频后的输入时钟/输出时钟相位，当参考时钟/反馈时钟的分频电路存在失配时，输入时钟/输出时钟的相位也存在固定的偏差。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种基于TSPC的高速鉴频鉴相电路及锁相环，能够稳定工作在几兆至几千兆赫兹的频率下，同时具有延迟可调，盲区时间确定等优点。

为实现上述目的，按照本发明的一个方面，提供了一种鉴频鉴相电路，包括第一真单相时钟D触发器、第二真单相时钟D触发器、复位信号产生模块和延迟模块；第一真单相时钟D触发器的输入端用于接收参考时钟，第一真单相时钟D触发器的第一输出端用于输出UP信号，第一真单相时钟D触发器的第二输出端用于输出UPb信号；第二真单相时钟D触发器的输入端用于接收反馈时钟，第二真单相时钟D触发器的第一输出端用于输出DN信号，第二真单相时钟D触发器的第二输出端用于输出DNb信号；复位信号产生模块用于根据UPb信号和DNb信号，生成第一复位信号R1；延迟模块用于将第一复位信号R1进行延迟，得到第二复位信号R2，并将第二复位信号R2分别输出至第一真单相时钟D触发器的复位端和第二真单相时钟D触发器的复位端；延迟模块还用于接收延迟控制信号，以及根据延迟控制信号，对将第一复位信号R1进行延迟的时长进行控制。

在一些实施方式中，第一真单相时钟D触发器包括触发模块，触发模块包括第一级支路、第二级支路和第三级支路；第一级支路包括PMOS管PM0、PMOS管PM1和NMOS管NM0，第二级支路包括PMOS管PM2、NMOS管NM2和NMOS管NM1，第三级支路包括PMOS管PM3和NMOS管NM3；PM0的源极用于连接电源，PM0的漏极连接PM1的源极，PM1的漏极连接NM0的漏极，NM0的源极用于接地；PM2的源极用于连接电源，PM2的漏极连接NM2的漏极，NM2的源极连接NM1的漏极，NM1的源极用于接地；PM3的源极用于连接电源，PM3的漏极连接NM3的漏极，NM3的源极用于接地；PM0的栅极连接第一真单相时钟D触发器的输入端，PM1的栅极和NM0的栅极连接真单相时钟D触发器的复位端；PM2的栅极和NM1的栅极连接PM1的漏极和NM0的漏极，NM2的栅极连接PM0的栅极；PM3的栅极和NM3的栅极连接PM2的漏极和NM2的漏极以及第一真单相时钟D触发器的第二输出端，PM3的漏极和NM3的漏极连接第一真单相时钟D触发器的的第一输出端。