[发明专利]集成电路和形成集成电路的方法在审
申请号: | 202310185373.X | 申请日: | 2023-03-01 |
公开(公告)号: | CN116435305A | 公开(公告)日: | 2023-07-14 |
发明(设计)人: | 林孟佑;王薏涵;郑存甫;王振印;廖翊博;廖思雅 | 申请(专利权)人: | 台湾积体电路制造股份有限公司 |
主分类号: | H01L27/092 | 分类号: | H01L27/092;H01L21/8238;B82Y10/00 |
代理公司: | 北京德恒律治知识产权代理有限公司 11409 | 代理人: | 章社杲;李伟 |
地址: | 中国台*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 集成电路 形成 方法 | ||
1.一种集成电路,包括:
第一晶体管,所述第一晶体管包括:
第一半导体纳米结构,对应于所述第一晶体管的沟道区域;以及
第一栅极金属,围绕所述第一半导体纳米结构;
第二晶体管,所述第二晶体管包括:
第二半导体纳米结构,位于所述第一半导体纳米结构之上并且对应于所述第二晶体管的沟道区域;以及
第二栅极金属,围绕所述第二半导体纳米结构;
介电层,位于所述第一半导体纳米结构和所述第二半导体纳米结构之间,其中,所述第一栅极金属在低于所述介电层的顶表面的高度处接触所述第二栅极金属。
2.根据权利要求1所述的集成电路,包括位于所述第一半导体纳米结构和所述第二半导体纳米结构之间的隔离结构,并且所述隔离结构包括:
所述介电层;
第一半导体层,位于所述介电层之上并且与所述介电层接触;以及
第二半导体层,位于所述介电层之下并且与所述介电层接触。
3.根据权利要求2所述的集成电路,其中,所述第一半导体层和所述第二半导体层各自所具有的垂直厚度小于所述第一半导体纳米结构的垂直厚度。
4.根据权利要求2所述的集成电路,包括布置在所述第一半导体纳米结构、所述第二半导体纳米结构和所述隔离结构上的栅极介电层。
5.根据权利要求1所述的集成电路,其中,所述介电层所具有的垂直厚度大于所述第一半导体纳米结构的垂直厚度。
6.根据权利要求1所述的集成电路,其中,所述介电层具有凹陷的侧壁。
7.根据权利要求1所述的集成电路,其中,所述介电层包括:
第一介电子层;
第二介电子层,位于所述第一介电子层上并且具有与所述第一介电子层不同的材料;以及
第三介电子层,位于所述第二介电子层上并且具有与所述第一介电子层相同的材料。
8.根据权利要求1所述的集成电路,其中,所述第一栅极金属和所述第二栅极金属的接触高度高于所述介电层的底表面。
9.一种形成集成电路的方法,包括:
形成对应于第一晶体管的沟道区域的第一半导体纳米结构;
在所述第一半导体纳米结构之上形成第一牺牲半导体纳米结构;
在所述第一牺牲半导体纳米结构之上形成第二半导体纳米结构,并且所述第二半导体纳米结构对应于第二晶体管的沟道区域;
用介电层替换所述第一牺牲半导体纳米结构;
形成围绕所述第一半导体纳米结构的第一栅极金属;以及
形成围绕所述第二半导体纳米结构的第二栅极金属,并且所述第二栅极金属从所述介电层横向的位置处接触所述第一栅极金属。
10.一种集成电路,包括:
互补场效应晶体管,所述互补场效应晶体管包括:
第一晶体管,具有对应于所述第一晶体管的沟道区域的第一半导体纳米结构;
第二晶体管,具有位于所述第一半导体纳米结构之上并且对应于所述第二晶体管的沟道区域的第二半导体纳米结构;以及
隔离结构,包括位于所述第一半导体纳米结构和所述第二半导体纳米结构之间的介电层。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的