[发明专利]一种实现时钟同步的方法及装置

权利要求书

1.一种实现时钟同步的方法，其特征在于，所述方法用于包含多个现场可编程逻辑门阵列FPGA的原型验证系统，所述原型验证系统用于验证用户的芯片设计；所述方法包括：

获取所述芯片设计中的时钟模块，其中，所述时钟模块的输入端用于接收时钟生成器发出的时钟信号，所述时钟模块的输出端用于为指定FPGA提供分频后的时钟信号，所述指定FPGA为所述多个FPGA中不包含所述时钟模块的FPGA；

在所述芯片设计被分割至所述多个FPGA后，根据得到的顶层文件获取分割后的FPGA实例信息，其中所述FPGA实例信息包括FPGA实例数量和FPGA实例名称；

根据所述FPGA实例信息，将所述时钟模块复制至分割后的所述指定FPGA的实例中，并对分割后的每个FPGA与所含时钟模块的连接关系进行适应性重构；

将所述时钟生成器与分割后的每个FPGA中的时钟模块等长连接以使分割后的每个FPGA接收到相位相同的时钟信号。

2.根据权利要求1所述的方法，其特征在于，获取所述芯片设计中的时钟模块，包括：

通过读取指定文件获取所述时钟模块的名称信息；

使用解析器对所述芯片设计进行解析以生成语法树；

根据所述时钟模块的名称信息遍历所述语法树以获取所述时钟模块。

3.根据权利要求2所述的方法，其特征在于，根据所述时钟模块的名称信息遍历所述语法树以获取所述时钟模块，包括：

遍历所述语法树，在遍历过程中根据所述时钟模块的名称信息判断是否找到所述时钟模块；

当找到所述时钟模块时，判断所述时钟模块是否为黑盒；

如果所述时钟模块不为黑盒，则获取所述时钟模块的内容及接口信息。

4.根据权利要求1所述的方法，其特征在于，对分割后的每个FPGA与所含时钟模块的连接关系进行适应性重构，包括：

对于分割后已包含了所述时钟模块的FPGA：将所述时钟模块的输出信号从该FPGA实例的端口声明中删除并重定义为内部连线；

对于分割后通过复制得到所述时钟模块的FPGA：将所述时钟模块输入端口的声明增加至当前FPGA实例的顶层端口中，以及，将所述时钟模块的输出信号与当前FPGA的内部连线连接。

5.根据权利要求4所述的方法，其特征在于，对分割后的每个FPGA与所含时钟模块的连接关系进行适应性重构，还包括：

根据重构后的每个FPGA与所含时钟模块的连接关系，修改所述顶层文件中实例化的FPGA的端口，以生成新的顶层文件。

6.根据权利要求1所述的方法，其特征在于，将所述时钟生成器与分割后的每个FPGA中的时钟模块等长连接，包括：

将所述时钟生成器与分割后的每个FPGA的时钟模块通过信号线连接；

获取每条所述信号线的时延；

补偿所述信号线中时延较小的走线，以使每条所述信号线的时延相同。

7.根据权利要求1所述的方法，其特征在于，所述方法还包括：

获取所述芯片设计中的复位模块，以及，将所述复位模块复制至分割后的所述指定FPGA实例中，并对分割后的每个FPGA与所含复位模块的连接关系进行适应性重构。