[发明专利]一种基于MaPU架构的快速并行卷积编译码方法、系统、设备及介质

说明书

一种基于MaPU架构的快速并行卷积编码器和维特比译码器，包括以下步骤：步骤1，根据卷积编码生成多项式计算三张表，分别为conv_table1，conv_table2，state_trans_table；步骤2，对长为L的待编码二进制比特序列bit_seq进行映射，求出用于查找卷积结果表的索引，利用步骤1生成的conv_table1，conv_table2进行卷积编码，生成长为2×L的待译码序列R；步骤3，利用步骤1生成的state_trans_table对长为2×L的待译码序列R进行维特比译码；系统、设备及介质，用于实现基于MaPU架构的快速并行卷积编译码方法；本发明采用并行卷积编码以及对应的并行维特比译码方案，解决了硬件卷积处理效率慢，占用资源大等问题，该方法具有编译码处理并行度高，硬件资源开销小，代码通用性强的特点。

技术领域

本发明属于无线通信技术领域，具体涉及一种基于MaPU架构的快速并行卷积编译码方法、系统、设备及介质。

背景技术

差错控制编码已经十分成熟的应用于信道编码技术之中，常用的编码技术有卷积码、RS码、Turbo码、伪随机序列扰码等。卷积编码是现代数字通信系统中常见的一种前向纠错码，最早由Elias等人于1955年提出。区别于常规的线性分组码，卷积码在编码过程中，充分利用了各码元之间的相关性，其编码输出的码字不仅与当前时刻的信息符号输入有关，还与之前输入的信息符号有关。Viterbi译码算法，又被称为最大后验概率方法，是卷积编码最佳的译码算法，在译码过程中，译码器不仅从当前时刻所收到的码组中提取译码信息，同时还利用之后若干时刻内所收到的码组来提取有关信息，进行译码判决。卷积码因其编码增益高、译码延迟小以及具有很强的纠正随机错误的能力而在移动通信、卫星通信、深空通信和数据压缩系统中得到广泛的应用。

卷积编码器可以由一个线性的、有限状态的移位寄存器来表示，通常使用(n,k,N)3个参数来描述：表示每个时刻编码器对输入的k个比特进行卷积编码，并且输出n个编码后的比特，N称为卷积码的约束长度，表示编码输出序列共受到N级(每级k比特)移位寄存器的约束。卷积编码器的电路结构可由卷积码的生成多项式来描述，以一种(2,1,3)卷积码为例，它受到3级移位寄存器的约束，它的两个生成多项式为G₀(x)＝1+x+x²和G₁(x)＝1+x²，G₀(x)表示其编码器的第1,2,3级移位寄存器相连，而G₁(x)表示编码器的第1,3级相连。

在任意编码时刻，当前时刻的卷积编码输出结果都会受到当前时刻及过往时刻信息序列的约束，通常采用串行电路设计的方式进行编码的硬件实现，但是该方法的编码效率较低，且电路结构与生成多项式一一对应，当多项式发生变化时，需重新设计电路连线，设计通用性较低。

维特比算法是一种基于网格图的译码算法，在对卷积码进行译码操作时，算法的关键步骤为ACS(Add-Compare-Select)，即为加比选操作。对于一个(n,k,N)的卷积码而言，其网格图上的每个时刻都具有2^N-1个状态，随着时刻改变，会根据各个时刻的输入比特发生状态转移，形成转移路径。维特比译码算法是通过比较全部路径从而找出最优路径，作为译码依据。

最优路径是通过比较路径度量来选取的。对于一个(n,k,N)的卷积码，其某时刻的编码输出为[u1,u2,…,un]，称作分支字。假设译码器在对应时刻受到的接收序列为[d1,d2,…,dn]，定义分支度量g为二者间的汉明距离，其计算方法由下式给出：

g＝(d1-u1)²+(d2-u2)²+...+(dn-un)²

由于分支字与接收序列均为01比特，在硬件实现时，上式可利用异或器来进行，即：

g＝d1^u1+d2^u2+...+dn^un