[发明专利]高效的多线程并行计算处理器数据缓存的设计方法和装置

说明书

本发明提供了一种高效的多线程并行计算处理器数据缓存的设计方法及装置，该设计方法包括以下步骤：步骤1，线程的划分步骤；每个时钟周期把多个线程按数据地址划分到不同bank上，然后同时发送多个线程的LS指令及其线程ID到数据缓存处理步骤；步骤2，数据缓存处理步骤；如果线程命中的话，缓存下个时钟周期同时返回多个线程的数据，如果线程不全命中的话，则将不命中的信号分别发送到线程的划分步骤和线程管理步骤进行处理，随后把不命中访问地址及其线程ID压入MISS FIFO中，处理MISS FIFO中的每个地址，处理完毕后唤醒对应的线程；步骤3，线程管理步骤。本发明的有益效果是：能高效处理多线程并行计算处理器的数据请求，代价小，并行性能好。

技术领域

本发明涉及处理器领域，尤其涉及一种高效的多线程并行计算处理器数据缓存的设计方法和装置。

背景技术

在中国专利号为：CN202110064248.4，发明名称为有效消除数据访问延迟的并行数据处理方法及并行处理器的专利申请中，揭示了一种有效消除数据访问延迟的并行数据处理方法和并行处理器，其只能较好的降低任务切换代价以及分支跳转代价，降低计算资源的浪费及能量的消耗，不能高效处理多线程并行计算处理器的数据请求，代价大。

发明内容

为了解决现有技术中的问题，本发明提供了一种高效的多线程并行计算处理器数据缓存的设计方法和装置。

本发明公开的一种高效的多线程并行计算处理器数据缓存的设计方法，包括以下步骤：

步骤1，线程的划分步骤；每个时钟周期把多个线程按数据地址划分到不同bank上，然后同时发送多个线程的LS指令及其线程ID到数据缓存处理步骤。

步骤2，数据缓存处理步骤；先进行TAG比对，看线程是否能命中，如果线程命中的话，缓存下个时钟周期同时返回多个线程的数据，如果线程不全命中的话，则将不命中的信号分别发送到线程的划分步骤和线程管理步骤进行处理，随后把没有命中的访问地址及其线程ID压入MISS FIFO中，处理MISS FIFO中的每个地址，处理完毕后唤醒对应的线程。

步骤3，线程管理步骤；根据步骤2的不命中信号对同时钟周期对应的线程进行切换，把时钟周期对应的线程都切换出硬件流水线，同时把满足执行条件的待处理线程切换到硬件执行。

作为本发明的进一步改进，在所述步骤1中，如果各线程的访问地址不能划分到不同bank的话，则需要额外的时钟周期去处理bank conflict，该额外时钟周期对并行数据处理器不可见。

作为本发明的进一步改进，在所述步骤2中，还包括：

步骤20，先进行TAG比对，看线程是否能命中，如果线程都命中的话，则同时钟周期写入线程的数据，或下一个时钟周期返回线程的所有访问数据；如果不全命中的话，则同时钟周期发送不命中信号到线程的划分步骤和线程管理步骤进行处理，随后会把没有命中的要访问地址及其线程ID都压入MISS FIFO中去，等待并处理相应缓存请求。

步骤21，从MISS FIFO中读出相应的信息，然后从外部DDR中请求回相应的Cacheline数据，如果数据缓存中有空闲entry的话，则直接更新数据缓存，若缓存都有有效数据的话，按照RoundRobin的规律找出下一个entry，如果数据需要回写，先执行回写操作，之后再更新数据缓存。

作为本发明的进一步改进，在所述步骤20中，TAG的组织不进行bank划分，直接全相连设计，且最小容量不小于并行数据处理器支持的硬件多线程的总线程数。

作为本发明的进一步改进，在所述步骤21中，当数据更新回缓存时或者MISS FIFO读出来的请求在之前其它线程的请求中刚好已处理，会发送信号到步骤3，告知其对应的线程所需要的数据已准备好，该线程可以重新切换回准备状态。

本发明还公开了一种高效的多线程并行计算处理器数据缓存的设计装置，