[实用新型]移位寄存时钟生成器、数据运算单元及芯片

说明书

一种移位寄存时钟生成器，其特征在于，包括锁存单元，用于对第一电平信号进行锁存，并在接收到延迟信号后释放锁存的第一电平信号；信号跳变单元，用于在锁存单元接收到延迟信号之前对第二电平信号进行逻辑处理得到第三电平信号，在接收到释放的第一电平信号时对第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号；延迟单元，用于根据跳变信号生成延迟信号；脉冲信号生成单元，用于根据跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，第二时钟脉冲信号输入到两级移位寄存器中的前一级移位寄存器，第二时钟脉冲信号相对于第一时钟脉冲信号的延迟时间大于等于后一级移位寄存器的保持时间。

技术领域

本申请实施例涉及半导体器件技术领域，尤其涉及一种移位寄存时钟生成器、数据运算单元及芯片。

背景技术

时钟电路就是产生像时钟一样准确运动的振荡电路，时钟电路一般由晶体振荡器、晶振控制芯片和电容组成。

时钟电路应用十分广泛，如电脑的时钟电路、电子表的时钟电路等等，该用于产生时钟的时钟电路通常还可以称为时钟生成器。现有技术中，时钟生成器的时钟宽度(占空比)是时钟源指定的，换言之，受限于时钟源信号的脉冲宽度，时钟源的固定脉冲宽度经过时钟生成器的若干级处理之后，脉冲宽度可能会发生变化，导致不能满足某些特定场景下例如在两级的移位寄存器中使用的需求。

实用新型内容

本申请的目的在于提出一种移位寄存时钟生成器、数据运算单元及芯片，以至少部分解决上述问题。

本申请实施例的第一方面提供了一种移位寄存时钟生成器，其包括：

锁存单元，用于对第一电平信号进行锁存，并在接收到延迟信号后释放锁存的所述第一电平信号；

信号跳变单元，用于在所述锁存单元接收到所述延迟信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到释放的所述第一电平信号时对所述第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号，其中所述第一电平信号与所述第二电平信号互为反相信号，所述第三电平信号与所述第四电平信号互为反相信号；

延迟单元，用于根据所述跳变信号生成所述延迟信号；

脉冲信号生成单元，用于根据所述跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，所述第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，所述第二时钟脉冲信号输入到所述两级移位寄存器中的前一级移位寄存器，所述第二时钟脉冲信号相对于所述第一时钟脉冲信号的延迟时间大于等于所述后一级移位寄存器的保持时间。

在一个可选的实施方式中，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号；且所述第三电平信号为高电平信号，第四电平信号为低电平信号。

在一个可选的实施方式中，所述信号跳变单元包括反馈子单元以及切沿子单元，所述反馈子单元用于保持所述第四电平信号，所述切沿子单元用于对第一电平信号进行切沿得到所述第四电平信号。

在一个可选的实施方式中，所述脉冲信号生成单元包括第一输出单元以及第二输出单元，其中：

所述第一输出单元用于对所述跳变信号进行N级逻辑翻转处理得到第一时钟脉冲信号，N为大于等于1的整数；

所述第二输出单元，用于对所述跳变信号进行M级逻辑翻转处理得到第二时钟脉冲信号M为大于等于1的整数，且M大于N。

在一个可选的实施方式中，所述移位寄存时钟生成器还包括：输入单元，用于根据时钟源信号生成所述第一电平信号以及所述第二电平信号。

在一个可选的实施方式中，所述输入单元进一步用于通过对所述时钟源信号进行偶数次翻转得到第一电平信号以及对所述时钟源信号进行奇数次翻转得到第二电平信号。