[发明专利]一种基于参考时钟周期获得TDC延迟步进的方法及装置

说明书

本发明公开了一种基于参考时钟周期获得TDC延迟步进的方法及装置，其中包括以下步骤：通过通路控制将锁相环电路中的N个TDC即时间数字转换器以负反馈方式连接振荡，一段时间以后得到稳定振荡频率；将所述锁相环电路中已知频率的参考时钟作为定时器，在预设时间长度内对所述时间数字转换器的输出进行定时计数，统计振荡后的脉冲个数；基于已知的参考时钟周期、已得到的脉冲个数计算得到所述数字时间转换器的步进精度。本发明通过预先检测得到TDC的步进精度，保证环路可以得到精确的步进精度值，保证环路锁定和性能。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种基于参考时钟周期获得TDC延迟步进的方法及装置。

背景技术

在锁相环设计中，特别是数字锁相环设计中，会用到时间数字转换器(TDC，Timeto Digital Converter)，例如：

申请人为华为技术有限公司、公开号为CN104506190B的发明专利公开了一种数字小数分频锁相环控制方法及锁相环，该锁相环包括控制装置、TDC、DLF、DCO、DIV、SDM，控制装置根据频率控制字和分频控制字对参考时钟的有效沿进行延迟处理得到延迟参考时钟；将延迟参考时钟发送给TDC使TDC对延迟参考时钟和反馈时钟进行鉴相处理。在锁相环中增设的控制装置可以根据当前的频率控制字和分频控制字对参考时钟进行延迟处理，使得反馈时钟与延迟参考时钟具有相近的有效沿对应时间，从而TDC仅需要处理很小时域输入范围的鉴相信号，大大降低了TDC的设计难度及对TDC分辨率的需求，使得TDC的设计简单、自由，从而保证了锁相环的设计自由度以及简单有效。

申请人为华中科技大学、公开号为CN111010168A的发明专利申请公开了一种数字锁相环频率合成器，包括鉴频鉴相器模块、时间数字转换器TDC模块、比例积分控制器模块、数字控制振荡器模块和分频器模块。所述TDC模块由t个D触发器和延时单元构成，D触发器直接输出二进制数字信号；具体地，其D触发器的输出分别乘以相应的斐波那契系数fn，其延时单元分别乘以相应的延时时间系数n＝1…t，t的取值取决于输入参考频率和输出频率要求。本发明中的TDC相较于传统结构TDC，所需D触发器和延时单元数目大幅减少，且不需译码器电路，芯片面积和功耗极大降低。该发明中的锁相环环路能够锁定，且锁定时间与基于传统结构TDC的数字锁相环环路相当。

申请人为德州仪器公司、公开号为CN110247655A的一种数字锁相环及其实施方法，该锁相环PLL(90)包含：模拟锁相环(105)，其用来生成输出时钟；滤波器(103)，其经耦合到所述模拟锁相环(105)；及时数转换器TDC(100)，其接收参考时钟及反馈时钟。所述反馈时钟是从所述输出时钟导出。所述TDC(100)生成数字输出值。所述PLL(90)还包含耦合到所述TDC(100)的循环滑移检测器电路(102)。所述循环滑移检测器电路(102)基于所述数字输出值而检测循环滑移且将所述数字输出值调整达对应于所述参考时钟的周期的整数倍的第二数字值。

由于TDC的步进精度(T_step)影响了环路收到的相位差，TDC的分辨率/步进精度直接决定了锁相环，设计值和实际值偏差太大的TDC步进精度还可能使环路失锁。

发明内容

为了解决上述问题，本发明提出一种基于参考时钟周期获得TDC延迟步进的方法及装置，通过预先检测得到TDC的步进精度，保证环路可以得到精确(±5％)的步进精度值，保证环路锁定和性能。

本发明采用的技术方案如下：

一种基于参考时钟周期获得TDC延迟步进的方法，包括以下步骤：

S1.通过通路控制将锁相环电路中的N个TDC即时间数字转换器以负反馈方式连接振荡，一段时间以后得到稳定振荡频率；

S2.将所述锁相环电路中已知频率的参考时钟作为定时器，在预设时间长度内对所述时间数字转换器的输出进行定时计数，统计振荡后的脉冲个数K；