[发明专利]一种基于遗传算法的建立时间优化方法及其系统

说明书

本发明公开了一种基于遗传算法的建立时间优化方法及其系统，涉及数字电路技术领域，系统中，静态时序分析工具对电路网表进行时序分析得到时序报告；适应度函数计算器判断当前电路网表的时序好坏程度；违例路径提取器提取违例路径；时钟端buf提取器选择违例路径上的寄存器以及选择位于违例路径前后端的寄存器并得到各个寄存器时钟端的缓冲器数量，即得到当前染色体；时钟端buf方案调整器基于遗传算法对当前染色体进行进化和择优，优化各个寄存器时钟端的缓冲器数量；本发明方法利用有用偏差进行时序修复的思想，提出基于遗传算法优化寄存器时钟端的缓冲器数量的方法，在不影响数据路径传输基础上优化建立时间时序，且不影响到保持时间时序。

技术领域

本发明涉及数字电路技术领域，尤其是一种基于遗传算法的建立时间优化方法及其系统。

背景技术

数字芯片设计分为前端逻辑设计和后端物理设计两个阶段，对应芯片的功能设计和版图设计过程，实现将需求转化为代码、代码转化为电路网表、电路网表转化为电路版图，最终交付给芯片制造厂进行流片。

在芯片前端设计中，使用rtl代码级设计方法，电路延迟为0，而在实际电路中电路元件存在延迟，信号在电路传播过程中过慢可能导致系统崩溃。芯片后端物理设计时针对电路时序问题，利用替换电路单元或修改时钟路径缓冲器方法，调整信号传输时间来满足寄存器采样的建立时间，在不影响电路架构的基础上使系统正常工作。

随着集成电路设计规模增加，电路性能要求越来越高，芯片时序收敛变得越来越困难。对于数字系统而言，建立时间和保持时间是数字电路时序的基础，建立时间不满足要求会使得芯片性能受到影响。因此，对建立时间的分析与优化贯穿数字芯片设计的整个流程。随着布局到布线阶段的推进，时序报告输出的时序信息越来越精确，其中会存在若干建立时间违例路径。

图1为在芯片设计中，同一时钟域下rtl代码经过综合软件得到的电路网表概念图，主要由时钟源信号、CL组合逻辑电路、REG寄存器部分组成，图1中的标记部分为发生寄存器建立时间时序违例问题的支路。

在芯片物理设计过程中存在的时序问题其修复方式存在多种，如尝试在数据路径上替换单元，或利用有用偏差在时钟路径上插缓冲器的方法(如图2所示)，尝试调整时钟树。然而，由于设计规模较大、时序路径数量较多，通过人工定义时钟路径上插入的缓冲器数量来修复建立时间可能会导致该路径前后级出现新的建立时间违例，时序修复效率低。

发明内容

为了克服上述现有技术中的缺陷，本发明提供一种基于遗传算法的建立时间优化方法，利用有用偏差进行时序修复的思想，提出基于遗传算法优化寄存器时钟端的缓冲器数量的方法，在不影响数据路径传输基础上优化建立时间时序，且不影响到保持时间时序。

为实现上述目的，本发明采用以下技术方案，包括：

一种基于遗传算法的建立时间优化方法，包括以下步骤：

S1，获取初始的电路网表；对遗传算法中的算法参数进行初始化，算法参数包括进化溢出次数GT、交叉概率Pc、变异概率Pm；设置染色体的基本进化方向；

S2，对当前电路网表进行时序分析，得到当前电路网表中各个寄存器的数据到达时间、数据需求时间和建立时间裕量，提取建立时间裕量为负值的路径即违例路径，所述建立时间裕量＝数据需求时间-数据到达时间；

对所有违例路径进行加和，根据违例路径加和值判断当前电路网表的时序好坏程度，违例路径加和值越大，时序越好，反之，违例路径加和值越小，时序越差；所述违例路径加和值为对所有违例路径的建立时间裕量相加；

S3，根据当前电路网表的时序分析结果，选择违例路径上的寄存器以及选择位于违例路径前后端的寄存器，共选择k个寄存器作为染色体的基因，将各个寄存器时钟端的缓冲器数量作为基因的编码；一组基因和基因上对应的编码即构成一条染色体，根据当前电路网表得到当前染色体；

S4，根据当前染色体进行第G次进化：