[发明专利]一种频率自适应的时钟分发与同步方法

说明书

本发明公开了一种频率自适应的时钟分发与同步方法，用于实现任意频率时钟特征信息的提取与恢复，从而实现任意频率时钟的分发与同步。本方法适用于基于FPGA高速收发器的传输系统，在主节点采用TDC对目标时钟的特征信息进行提取并转化为DDS需要的频率和相位信息，将提取的信息通过FPGA高速收发器构造的传输系统传输至从节点，在从节点通过DDS恢复为数字正弦信号后，经过DAC、滤波电路和过零甄别，恢复出与主节点一致的目标时钟信号，即完成了目标时钟的分发与同步。本发明可以实现任意频率时钟的自适应分发，无需针对各种频率时钟定制化处理，大大降低了硬件复杂度，显著提高了时钟分发与同步系统的兼容性。

技术领域

本发明涉及时钟信号分发与同步技术领域，尤其涉及一种频率自适应的时钟分发与同步方法。

背景技术

时钟分发与同步技术是电路与系统相关实验中广泛需要的重要技术，是实验中所有组件同步配合运行的保证，比如：物理实验中需要控制电子枪、提取脉冲磁铁等组件在正确的时间触发，以及相应的束流诊断设备，如位置监控器（position monitors）、电流互感器（current transformers）等与束流同步工作，因此对时钟分发与同步系统提出了很高的要求。为了实现较高的同步精度和时间分辨率，目前时钟同步与分发技术发展出了WR（white rabbit） PTP（precise time protocol）、硬件定制的时钟分发网络和光学分发网络等方法。

在各种实验中加速器装置对时钟的需求较为特殊，由于加速器装置的时钟往往是特殊频率时钟，无法从常见频率的时钟分频得到，因此其时钟分发与同步系统的设计需要考虑特殊频率时钟的分发。目前加速器装置的时钟分发与同步系统大多采用定制的设计来解决特殊频率时钟分发的问题，虽然能满足较高的同步精度和时间分辨的要求，但是不利于系统升级，难以兼容其他频率时钟的分发，以及定制化的硬件电路设计较为复杂，成本大大提高，部分设计难以实现多模块扩展。

针对加速器装置的时钟分发与同步的问题，已有几种方法和技术提出，比如采用定制化的自上而下分布式的时钟分发方式、软硬件全定制的WR时钟分发系统、基准WR结合DDS（Direct Digital Synthesis，简称DDS，直接数字频率合成）技术的特殊频率时钟分发技术等。但是大多是针对某个频率的时钟进行定制化的设计，无法兼容任意频率，其中基准WR结合DDS技术的方式可以兼容任意频率时钟的分发，但存在硬件电路复杂，实现的时间同步精度不高等问题。

有鉴于此，特提出本发明。

发明内容

本发明的目的是在于提供一种频率自适应的时钟分发与同步方法，用以实现对任意频率目标时钟的同步与分发，以提高时钟分发精度和时钟分发系统的兼容性，同时降低系统的硬件复杂度，进而解决现有技术所存在的问题。

本发明的目的是通过以下技术方案实现的：

一种频率自适应的时钟分发与同步方法，包括以下步骤：

步骤S1：构建基于FPGA（Field Programmable Gate Array）高速收发器的基准时钟分发系统，将主节点的基准时钟送入所述基准时钟分发系统的FPGA高速收发器，由所述FPGA高速收发器和光纤将基准时钟传输至从节点，从节点的高速收发器恢复出基准时钟并作为恢复时钟回传至主节点，主节点进行基准时钟和恢复时钟的相位测量，并将相位测量结果反馈给所述基准时钟分发系统的FPGA高速收发器内置的调相模块，由调相模块进行调相，重复进行回传、测量、调相直至主节点的基准时钟与从节点的恢复时钟相位一致；

步骤S2：在主节点提取目标时钟的特征信息；

步骤S3：将所述步骤S2提取的目标时钟的特征信息通过所述基准时钟分发系统的FPGA高速收发器传输至从节点，从节点根据获得的目标时钟的特征信息对目标时钟进行恢复，恢复后即完成目标时钟的分发与同步。

与现有技术相比，本发明所提供的频率自适应的时钟分发与同步方法，其有益效果包括：