[发明专利]基于FPGA的DMA队列控制传输架构及方法

说明书

本发明提出了一种基于FPGA的DMA队列控制传输架构及方法，架构包括：CPU、DMA队列控制核及DMA控制器，CPU用于在进行数据操作时，根据操作数据选择相应通道进行参数配置；DMA队列控制核用于接收参数配置，并根据参数配置对传输数据进行细分后传输至DMA控制器；DMA控制器用于执行相应操作。该控制架构应用于多种红外成像项目中，负责完成成像处理流程中的相关数据、参数的调用，对比传统DMA架构将16K缓存降低至2K，该控制架构配合相关处理程序能够承载完成1280×1024@100Hz、320×256@1kHz的图像成像。该控制架构不限于应用平台及芯片类型，在实际应用中DMA队列控制器实时监测DMA控制器工作状态，其工作主频可达到CPU工作频率的3‑4倍，相较于定时器极大提升了工作效率。

技术领域

本发明涉及图像处理及DMA传输技术领域，尤其涉及一种基于FPGA的DMA队列控制传输架构及方法。

背景技术

当前图像处理架构多以CPU为主执行图像数据调用和算法计算，辅以内外存储器进行数据存储。其中，DMA凭借由硬件设备代替CPU接管总线并负责数据传输的特性，能够缓解CPU执行压力，在多种领域被广泛应用。

现有技术中，DMA架构通常由CPU和DMA控制器组成，CPU内多种算法、帧存各自对应一个内存，多组内存共用一个DMA控制模块，由CPU裁决优先级并定时查询DMA控制器工作状态，根据反馈状态执行数据读取或写入操作。

在上述架构中，由于CPU定时检测DMA控制器工作状态造成资源浪费，且CPU工作时钟频率不高，在图像处理系统频繁升级、算法复杂度逐步提升、图像处理主时钟达几百兆的现状中，无法充分满足实时性要求，且提升CPU工作频率费而不惠。

发明内容

本发明要解决的技术问题是如何降低存储交互在CPU工作时的占用率，本发明提出一种基于FPGA的DMA队列控制传输架构及方法。

根据本发明实施例的基于FPGA的DMA队列控制传输架构，所述架构包括：

CPU，用于在进行数据操作时，根据操作数据选择相应通道进行参数配置；

DMA队列控制核，用于接收所述参数配置，并根据所述参数配置对传输数据进行细分后传输至DMA控制器；

DMA控制器，用于执行相应操作。

根据本发明的一些实施例，所述DMA队列控制核具有两个总线接口，所述DMA队列控制核通过两个总线接口分别与所述CPU、所述DMA控制器连接。

在本发明的一些实施例中，两个所述总线接口采用Avalon总线接口。

根据本发明的一些实施例，所述DMA队列控制核设有多个通道，每个所述通道配置一组寄存器用于存储所述CPU下达的指令，包括：当前状态寄存器、数据读取地址寄存器、数据写入地址寄存器、数据长度寄存器、单次传输长度寄存器。

在本发明的一些实施例中，多个通道分为不同优先级的多档，在不同优先级档间进行瀑布传输，在同优先级档内根据通道标号进行权重循环传输。

根据本发明的一些实施例，所述DMA队列控制核和所述DMA控制器为多个。

根据本发明实施例的基于FPGA的DMA队列控制传输的方法，所述方法采用如上所述的基于FPGA的DMA队列控制传输架构进行数据传输。

根据本发明的一些实施例，所述CPU还执行对DMA队列控制核控制参数的配置，包括：全通道优先级选择、单通道单次DMA长度、DMA控制参数、单通道是否调用FIFO、单通道FIFO深度。

在本发明的一些实施例中，所述CPU还执行对DMA队列控制核状态反馈的查询，包括：全通道工作状态和单通道FIFO工作状态。