[发明专利]一种芯片的扇出型封装方法及芯片封装件在审

专利信息
申请号: 202211536633.5 申请日: 2022-12-02
公开(公告)号: CN115763277A 公开(公告)日: 2023-03-07
发明(设计)人: 祁山;申广;何懿德 申请(专利权)人: 深圳瑞沃微半导体科技有限公司
主分类号: H01L21/56 分类号: H01L21/56;H01L21/50;H01L21/60;H01L23/31
代理公司: 深圳市智胜联合知识产权代理有限公司 44368 代理人: 王月
地址: 518054 广东省深圳市福田区莲花街道福中*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 芯片 扇出型 封装 方法
【说明书】:

本申请提供了一种芯片的扇出型封装方法及芯片封装件。所述扇出型封装方法用于对包括由内至外依次设置的至少两圈电极的芯片进行封装,包括:将所述芯片放置在第一载板的表面;其中,所述电极朝上;按照由外圈至内圈的顺序,依次通过增材制造方式分别使对应圈的所述电极沿径向向外延伸和使全部所述电极向上延伸;将所述芯片翻转至第二载板的表面,并对所述芯片灌胶封装,得到芯片封装件。本申请通过直接在芯片电极上生长线路,避免了传统焊接工艺造成焊点品质难以控制的问题,提高了产品的可靠性,并且免除了重布线层载板,适合批量生产,大幅降低了封装成本,同时提高了产品的散热性能。

技术领域

本申请涉及芯片封装技术领域,特别是一种芯片的扇出型封装方法及芯片封装件。

背景技术

芯片的扇出型封装工艺是指通过焊点植球工艺在芯片表面植锡球,并通过倒装焊技术将芯片与重布线层(Re-distribution Layer,RDL)载板连接,最后在芯片和重布线层载板之间填充封装胶。扇出型封装工艺可以有效扩大芯片的封装面积,实现高密度集成电路芯片与电路板之间的连接。

但是,目前的扇出型封装工艺存在以下问题:焊点植球工艺难度较大,焊点品质难以控制;芯片与重布线层载板之间的填充材料容易出现空洞;植球工艺和重布线层载板成本较高;封装产品的散热性能较差。

发明内容

鉴于所述问题,提出了本申请以便提供克服所述问题或者至少部分地解决所述问题的一种芯片的扇出型封装方法及芯片封装件,包括:

一种芯片的扇出型封装方法,用于对芯片进行封装,所述芯片包括由内至外依次设置的至少两圈电极;包括:

将所述芯片放置在第一载板的表面;其中,所述电极朝上;

按照由外圈至内圈的顺序,依次通过增材制造方式分别使对应圈的所述电极沿径向向外延伸和使全部所述电极向上延伸;

将所述芯片翻转至第二载板的表面,并对所述芯片灌胶封装,得到芯片封装件。

优选的,所述按照由外圈至内圈的顺序,依次通过增材制造方式分别使对应圈的所述电极沿径向向外延伸和使全部所述电极向上延伸的步骤,包括:

按照由外圈至内圈的顺序,依次进行如下操作:

在所述芯片的周侧铺设第一封装胶层;

通过增材制造方式使对应圈的所述电极沿径向向外延伸;

通过增材制造方式使全部所述电极的端部向上延伸相同高度。

优选的,所述在所述芯片的周侧铺设第一封装胶层的步骤,包括:

灌封装胶至不高于所述电极顶部的高度;

对所述封装胶进行烘干处理,形成所述第一封装胶层。

优选的,所述通过增材制造方式使对应圈的所述电极沿径向向外延伸的步骤,包括:

通过增材制造方式在所述第一封装胶层的表面制备导电端点;其中,所述导电端点与对应圈的所述电极一一对应;所述导电端点与所述电极所在圈的中心点的距离大于对应于所述导电端点的所述电极与所述中心点的距离;

通过增材制造方式在所述第一封装胶层的表面制备导电通路;其中,所述导电通路与对应圈的所述电极一一对应;所述导电通路的端部分别连接对应于所述导电通路的所述电极和对应于所述电极的所述导电端点。

优选的,所述通过增材制造方式在所述第一封装胶层的表面制备导电端点的步骤,包括:

在所述第一封装胶层的表面涂覆感光材料,并进行曝光和显影,使所述第一封装胶层表面的第一目标区域露出;其中,所述第一目标区域与对应圈的所述电极一一对应;所述第一目标区域与所述电极所在圈的中心点的距离大于对应于所述第一目标区域的所述电极与所述中心点的距离;

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