[发明专利]一种表征标准单元片上变化参数的方法与系统

说明书

本发明公开了一种表征标准单元片上变化参数的方法与系统，本发明是针对电子电路设计和验证的方法，并且更具体地针对用于表征电子电路设计内的电子元件以用于验证的技术，使用基于自适应灵敏度的分析来建立自适应方程以表示电子元件的时序响应表面。通过构建自适应表面响应，基于样本的评估可以高度准确地提取电子元件时序参数，包括片上变化信息，例如标准差和矩。

技术领域

本发明涉及专用集成电路设计技术领域，具体涉及一种表征标准单元片上变化参数的方法。

背景技术

集成电路(Integrated circuit)的设计或SoC(Systems on a chip，soc)的设计越来越复杂，有时会涉及几百万到几百亿的单元，这时就需要借助电子设计自动化(Electronic design automation，EDA)工具来辅助完成设计，该工具允许设计师交互式地定位(“布局”)和连接(“布线”)电路上的各种形状。然后，EDA工具创建一个电路布局，其中包含电路组件的物理位置、尺寸和互连结构，以及从原始设计到可能被制造的各个层，创建集成电路。设计好的IC最终可以通过将电路布局转移或印刷到半导体基板上的一系列层来制造，这些层将共同构成集成电路组件的器件的特征。

在设计和创建集成电路版图期间或之后，使用一组测试、模拟、分析和验证工具对集成电路版图进行验证、优化和验证操作。按照惯例，执行这些操作的部分目的是检测和纠正位置、连接和时间错误。例如，作为验证的一部分，IC布局可以进行电路仿真和分析，其中测试元件之间的信号，例如使用静态时序分析(Static timing analysis，STA)或门级仿真(Gate level simulation，GLS)。

时序分析利用时序模型为设计中的电子设计部件提供时序信息(例如，时序属性、时序约束等)和其他描述(例如，单元描述、总线描述、环境描述等)。在这方面需要使用的标准时序模型库(例如，Liberty格式指定的lib库模型)，用于定义标准数字门的延迟(AND、OR、NOT、FLOP、LATCH等)。

分析标准单元时序的库模型可以从代工厂或IP供应商获得。这些时序模型在许多情况下都是可以接受的，包括设计在更老的工艺节点，如90nm及以上工艺节点，设计不需要高性能、设计电压运行在高于三倍晶体管阈值电压。这至少是部分原因，因为在较大的节点中，时序裕量并不是整体时序限制的重要部分。但是，对于高速或高性能的设计，特别是高级节点的设计，依赖这些库模型会带对设计带来问题，导致设计难以进行时序签核。

在低功率应用，IC设计需要验证在低电压下工作。然而，在低电压下，由于工艺影响，可能会有非常高的时间变异性。更特别的是，在16nm及以下工艺中，片上变异(on-chipvariation，OCV)成为一个重要问题。工艺变化的增加会对时序产生更大的影响，这在超低电压操作条件下的低功率设计中变得更加明显。因此，需要更准确的库描述和变化建模，以减少库文件的时间裕量，以考虑这些过程变化的影响。这种改进的库描述方法可以减少计时悲观情绪，从而进一步加速时序签核。

大多数设计和验证工程师从代工厂或IP供应商获得标准单元或其他电子元件的库文件。然而，正如上面所述，依赖这些库文件进行高速或高性能设计，特别是在高级节点上进行设计时，会出现问题。当芯片制造商和IP提供商为标准单元、I/O、存储器和/或混合信号块创建库时，大多数他们执行模拟来建模定时延迟和约束，并添加边际来覆盖定时变化。然而，来自IP提供商或内存编译器的预打包模型可能缺乏所需的准确性，特别是因为宏的确切上下文在它被放置在芯片上之前是不知道的。

工艺变化(在高级节点下急剧增加)通常会导致将额外的时间间隔添加到上述库中。这在较小的过程中产生了一个权衡，要么IC设计必须运行较慢以实现更高的成品率，要么牺牲成品率以实现更高的速度设计。物联网、可穿戴设备和移动应用程序是在高级节点上开发的，以利用这些流程的低功耗和高性能优势。为了确保特定的IC设计能够充分利用先进工艺的功率、性能和面积(power，performance and area；PPA)优势，需要保持计时余量，并通过减少计时余量来加速计时终止。