[发明专利]一种加解密速度控制方法、单元和安全芯片电路

权利要求书

1.一种加解密速度控制方法，其特征在于，加解密方式基于ghash函数运算实现，所述加解密速度控制方法包括：

获取预设的完成一次ghash函数的乘法运算所需的计算时钟周期数N；

依据参与所述ghash函数的乘法运算的乘数X和被乘数Y的数据长度L及所述计算时钟周期数N，获取采用并行方式进行ghash函数乘法运算时所需的并行计算位数M；

依据所述乘数X和被乘数Y的数据长度L及所述并行计算位数M，获取完成所述ghash函数乘法运算的MUX的级数的数值P；

设定用于所述ghash函数乘法运算的MUX的级数为数值P，并完成所述乘数X和被乘数Y的ghash函数的乘法运算，以获取积Z。

2.权利要求1所述的加解密速度控制方法，其特征在于，所述获取预设的完成一次ghash函数的乘法运算所需的计算时钟周期数N，包括：

预设的完成一次ghash函数的乘法运算所需的计算时钟周期数N与加解密速度负相关。

3.权利要求1所述的加解密速度控制方法，其特征在于，所述依据参与所述ghash函数的乘法运算的乘数X和被乘数Y的数据长度L及所述计算时钟周期数N，获取采用并行方式进行ghash函数乘法运算时所需的并行计算位数M，包括：

依据计算时钟周期与并行需求位数对照表获取所述并行计算位数M；其中，所述计算时钟周期与并行需求位数对照表是依据在所述预设计算时钟周期数N内采用并行方式完成一次所述ghash函数的乘法运算时，所述乘数X和所述被乘数Y的数据长度L与所述并行计算位数M的对应关系获取。

4.权利要求1所述的加解密速度控制方法，其特征在于，所述依据所述乘数X和被乘数Y的数据长度L及所述并行计算位数M，获取完成所述ghash函数乘法运算的MUX的级数的数值P，包括：

依据并行计算位数与级数对照表获取完成所述ghash函数乘法运算的MUX的级数的数值P；其中，所述并行计算位数与级数对照表是依据在所述预设计算时钟周期数N内采用并行方式完成一次所述ghash函数的乘法运算时，所述并行计算位数M与完成该次所述ghash函数乘法运算所需的MUX的级数的对应关系获取。

5.一种计算机可读存储介质，其特征在于，所述介质上存储有程序，所述程序能够被处理器执行以实现如权利要求1至4中任一项所述的加解密速度控制方法。

6.一种加解密速度控制单元，其特征在于，包括：

速度设定模块，用于依据预设的加解密速度设定完成一次ghash函数的乘法运算所需的计算时钟周期数N；

位数获取模块，用于依据参与所述ghash函数的乘法运算的乘数X和被乘数Y的数据长度L及所述计算时钟周期数N，获取采用并行方式进行ghash函数乘法运算时所需的并行计算位数M；

数值设定模块，用于依据所述乘数X和被乘数Y的数据长度L及所述并行计算位数M，获取完成所述ghash函数乘法运算的MUX的级数的数值P；

加解密计算模块，用于选取级数为数值P的MUX完成所述乘数X和被乘数Y的ghash函数的乘法运算，以获取积Z。

7.权利要求1所述的加解密速度控制单元，其特征在于，预设的完成一次ghash函数的乘法运算所需的计算时钟周期数N与加解密速度负相关。

8.一种安全芯片电路，其特征在于，包括如权利要求6至7任一项所述的加解密速度控制单元，所述加解密速度控制单元用于实现对所述安全芯片电路执行加解密计算的速度的控制。

9.权利要求8所述的安全芯片电路，其特征在于，还包括：

加密速度设定单元，用于依据预设的加解密等级信息设定加解密计算速度；其中，不同的加解密等级信息对应的加解密计算速度也不同。

10.权利要求9所述的安全芯片电路，其特征在于，还包括：

等级查询单元，用于从一预设的云服务器获取所述加解密等级信息。