[发明专利]DCU芯片和高速处理器

说明书

本发明公开了一种DCU芯片和高速处理器。DCU芯片包括管脚区，管脚区包括呈矩阵排布的多个大小相同的虚拟辅助格，虚拟辅助格的形状为矩形，虚拟辅助格的顶点为格点，DCU芯片包括多个管脚单元，管脚单元包括多个管脚组，管脚组包括多个数据信号管脚；每个数据信号管脚对应设置有至少两个第一地信号管脚；每个数据信号管脚和每个第一地信号管脚独立设置于格点上；每个第一地信号管脚所在的格点与其对应的数据信号管脚所在的格点，为同一虚拟辅助格上的相邻的两个格点。通过本发明实施例的技术方案，解决了芯片Pin Map设计中数据信号之间串扰大以及信号物理线路阻抗连续性不良的技术问题，实现了低串扰、阻抗连续性良好的芯片性能设计。

技术领域

本发明涉及芯片技术领域，尤其涉及一种DCU芯片和高速处理器。

背景技术

随着大数据、人工智能技术的快速发展，数据信息的处理变得越来越重要，当前CPU处理器已逐渐无法支撑对庞大数据信息的快速处理与分析。一种高速互联并行计算的加速处理器芯片为此应运而生，而其芯片管脚排列分布(Pin Map)设计的好坏，直接决定了芯片性能的强弱。

图1是相关技术中的芯片Pin Map设计示意图，图2是相关技术中的芯片扇出时扇出过孔之间的走线示意图。参考图1，相关技术中的芯片Pin Map设计，基本是满格点矩阵排布，同时将地信号Pin101和电源信号Pin103分散掺杂在数据信号Pin102中。此类设计的局限在于：1)继续参考图1，地信号Pin101的数量远少于数据信号Pin102的数量，致使很多个数据信号Pin102共用一个地信号Pin101回流，并且芯片扇出时一个数据信号Pin102的扇出过孔会很容易紧挨着另一个数据信号Pin102，导致数据信号之间串扰大；2)结合图1与图2，Pin的分布密度大，芯片扇出时并排的每两个扇出过孔104之间通常需要走至少两根数据线105，导致数据线105窄线宽高阻抗，从而造成芯片信号物理线路的阻抗连续性不良。

发明内容

本发明提供了一种DCU芯片和高速处理器，以解决芯片Pin Map设计的数据信号之间串扰大以及信号物理线路阻抗连续性不良的技术问题，实现低串扰、阻抗连续性良好的芯片性能设计。

根据本发明的一方面，提供了一种DCU芯片，所述DCU芯片包括管脚区，所述管脚区包括呈矩阵排布的多个大小相同的虚拟辅助格，所述虚拟辅助格的形状为矩形，所述虚拟辅助格的顶点为格点，所述DCU芯片包括多个管脚单元，所述管脚单元包括多个管脚组，所述管脚组包括多个数据信号管脚；

每个所述数据信号管脚对应设置有至少两个第一地信号管脚；

每个所述数据信号管脚和每个所述第一地信号管脚独立设置于所述格点上；

每个所述第一地信号管脚所在的格点与其对应的所述数据信号管脚所在的格点，为同一所述虚拟辅助格上的相邻的两个格点。

可选的，部分所述第一地信号管脚被两个或者两个以上的所述数据信号管脚所共用。

可选的，所述管脚单元内，至少部分相邻的两个所述管脚组之间设置有第一隔离条；

所述第一隔离条包括沿第一方向依次排列或者沿第二方向依次排列的多个第二地信号管脚，每个所述第二地信号管脚独立设置于所述格点上；

所述第一隔离条内，相邻的两个所述第二地信号管脚所在的格点为同一所述虚拟辅助格上的两个格点或者不同所述虚拟辅助格上的两个格点；

其中，所述第一方向和所述第二方向分别沿着所述虚拟辅助格的相垂直的两条边。

可选的，部分所述第二地信号管脚复用为所述第一地信号管脚。

可选的，相邻的两个所述管脚单元之间设置有第二隔离条；

所述第二隔离条包括沿第一方向依次排列或者沿第二方向依次排列的多个第三地信号管脚，每个所述第三地信号管脚独立设置于所述格点上；