[发明专利]应用于高精度逐次逼近型ADC的双无源噪声整形校正方法

说明书

本发明公开了一种应用于高精度逐次逼近型ADC的双无源噪声整形校正方法，其将噪声整形技术与校正算法结合，在芯片上电后的一段时间内，通过有限的校正DAC电容阵列和噪声整形技术，可以获得更高精度的SAR ADC电容失配和比较器失调电压的校正编码。在正常工作模式中，本发明再次结合噪声整形技术，将校正编码以模拟量的形式添加到主DAC中，减少了非理想因素带来的影响。本发明复用采样积分电容，结构简单，以较小的功耗代价，明显改善校正的准确性，并且增加整体的信噪比和无杂散动态范围，使SAR ADC整体效率提升。

技术领域

本发明属于集成电路技术领域，具体涉及一种应用于高精度逐次逼近型ADC的双无源噪声整形校正方法。

背景技术

近几年来，通信技术、传感器、计算机、医疗健康等方面的快速发展，推动着“万物互联”时代的形成，物联网(IOT)正在改变人们的生活。为了更加精确地采集真实世界的模拟信息，除了需要高性能的传感器以外，还对核心模块之一的模拟数字转换器提出了严格的要求，更高的分辨率、更快的速度和更低的功耗，能够对高动态范围的传感器进行更好的数字化。在各种模数转换器中，Delta-sigma ADC和SAR ADC一般作为高分辨率应用首选架构。

Delta-sigma ADC通过噪声整形技术，将架构中的噪声移到通带外，改变频谱形状，从而有效地改善带内信噪比(SNR)，但是这种架构一般需要高性能运算跨导放大器(OTA)构建有源积分器，这使得他需要耗费更多的能量，并且不易于扩展，因此，应用受到了一定的限制。

而SAR ADC在功耗、速度、精度方面实现了很好的均衡，被广泛应用于高精度低功耗小尺寸领域，例如可穿戴设备、频谱分析仪、数据采集器等，并且易于拓展，与先进工艺有很好的兼容性，精度可达到14bit及以上，采样速度可达到上百MSPS，功耗可以低至nW级别，具有明显的功耗、效率综合优势。但是在CMOS工艺制造过程中，会引入比较器的失调和电容的失配，这些变化会引起ADC转换输出值的整体偏移，以及引入DAC的非线性问题，影响比较器的输出结果，这些非理想因素造成的误差，会降低ADC的整体性能；另一方面，比较器的噪声也是高分辨率SAR ADC设计的限制因素。

为了改善SAR ADC中DAC的非线性问题，校正是最为常见的方法，校正一般可以分为模拟前端校正、模拟后端校正、数字前端校正和数字后端校正。模拟前端校正是在芯片上电之后，正常模数转换之前，获得电容阵列容值偏差量，在正常工作时，改变电容阵列的容值，实现编码校正；模拟后端校正是在芯片正常工作过程中，增加额外的工作周期，对工艺、温度、电压波动等非理想因素产生的偏差，进行实时校正；数字前端校正则是在芯片上电之后，正常模数转换之前，计算每位电容的实际权重并存储，在进行正常工作模式时，将SARADC输出编码和实际权重相与，得到最终的输出编码；数字后端校正是在正常阶段，通过一个准确的参考ADC得到一个理想值，并与实际的DAC量化结果进行比较，然后得到的误差实时修正当前电容位的权重，减少非理想因素造成的影响。

对于高精度逐次逼近型模数转换器而言，噪声限制了其采样精度，其主要来源是采样噪声和比较器噪声。对于高精度逐次逼近型模数转换器而言，为了达到足够的采样噪声，并且满足电容失配需求，一般选择较大的单位电容，大的电容阵列会产生明显的二阶效应，同时增大了整体功耗；另一方面，低噪声的比较器往往也需要大电流来满足速度和精度的要求。一般而言，降低比较器噪声的方法包括，以额外的周期为代价从过采样中做出多项决定平均比较器噪声，采用两级流水线逐次逼近型模数转换器的方式，但是这些并不能带来明显的性能提升。

近些年来，Delta-sigma ADC中的噪声整形技术逐步应用到逐次逼近型模数转换器中，与过采样相配合，能够将逐次逼近型模数转换器带内噪声移到通带外，大幅度提高模数转换器精度，但目前主要还是应用于中低精度场景，以中低位精度逐次逼近型模数转换器实现高信噪比，无法解决比较器失调和电容失配的问题。

由上述可知，比较器失调、电容失配、采样噪声、比较器噪声是限制高精度逐次逼近型模数转换器的主要问题，单独的校正或者噪声整形，都无法完全解决全部问题。