[发明专利]基于FPGA平台的视频处理方法以及装置

说明书

本申请公开一种基于FPGA平台的视频处理方法以及装置。方法包括：将每个图像划分为m×n块分区，获得每块分区对应的多个明度分量；对第i行中每块分区对应的多个明度分量进行直方图统计获得多个明度直方图，存入第一存储器，对明度直方图进行修正，计算累加直方图存入第三存储器，对第一存储器清零；在计算第i行中每块分区对应的累加直方图时，对第i+1行中每块分区对应的多个明度分量进行直方图统计获得多个明度直方图存入第二存储器，对明度直方图进行修正，计算累加直方图存入第四存储器，对第二存储器清零；当相机视频流进入第i+2行时，对第一存储器进行时分复用且对第三存储器清零；当进入第i+3行时，对第二存储器进行时分复用且对第四存储器清零。

技术领域

本申请涉及图像处理技术领域，特别是涉及一种基于FPGA平台的视频处理方法以及装置。

背景技术

图像信号处理作为相机的核心功能是评价相机优劣的关键指标，在实际应用中具有大量应用场景。近些年来，虽然图像信号处理器(Image Signal Processor，ISP)在计算速度以及成像效果方面均有较大的提升，但在实际应用场景中，仍然无法实现对高分辨率面阵以及高灰阶图像的图像实时处理。随着ISP对硬件资源以及计算效率要求越来越高，如何更好地解决ISP实时处理成为当前企业急需解决的重要问题。

传统基于现场可编程逻辑门阵列(Field-Programmable Gate Array，FPGA)平台的视频处理方法对面阵分区偏少，却需要采用十几个随机存取存储器(random accessmemory，RAM)分别对每个分区进行统计存储，直方图统计参数与视频流数据有一帧延时，导致了资源浪费，增加代码冗余，且无法实现细节丰富的图像对比度拉伸。

申请内容

本申请的目的是解决传统基于FPGA平台的视频处理方法的资源浪费且增加代码冗余的技术问题。为实现上述目的，本申请提供一种基于FPGA平台的视频处理方法以及装置。

本申请提供一种基于FPGA平台的视频处理方法，包括：

获取相机视频流，将所述相机视频流中每个图像划分为m×n块分区，并根据每个图像的m×n块分区数据，获得每块分区对应的多个明度分量，m与n为大于4的正整数；

对第i行中每块分区对应的所述多个明度分量进行直方图统计，获得所述第i行中每块分区对应的多个明度直方图，并将所述第i行中每块分区对应的多个明度直方图存入第一存储器；

根据所述第i行中每块分区对应的多个明度直方图中最大值与最小值计算第一对比度阈值，根据所述第一对比度阈值对每个所述明度直方图进行修正，获得所述第i行中每块分区对应的多个修正明度直方图，并根据所述多个修正明度直方图，计算所述第i行中每块分区对应的累加直方图，并将所述第i行中每块分区对应的累加直方图存入第三存储器，对所述第一存储器的存储数据进行清零；

在计算所述第i行中每块分区对应的累加直方图时，对第i+1行中每块分区对应的所述多个明度分量进行直方图统计，获得所述第i+1行中每块分区对应的多个明度直方图，并将所述第i+1行中每块分区对应的多个明度直方图存入第二存储器；

根据所述第i+1行中每块分区对应的多个明度直方图中最大值与最小值计算第二对比度阈值，根据所述第二对比度阈值对每个所述明度直方图进行修正，获得所述第i+1行中每块分区对应的多个修正明度直方图，并根据所述多个修正明度直方图，计算所述第i+1行中每块分区对应的累加直方图，并将所述第i+1行中每块分区对应的累加直方图存入第四存储器，对所述第二存储器的存储数据进行清零；

当所述相机视频流进入第i+2行时，对所述第一存储器进行时分复用且对所述第三存储器的存储数据进行清零，并对所述第i+2行中每块分区对应的所述多个明度分量依次进行直方图统计、直方图修正以及直方图累加，获得所述第i+2行中每块分区对应的累加直方图，并将所述第i+2行中每块分区对应的累加直方图存入所述第三存储器；