[发明专利]用于非易失性存储器中的经压缩软位数据的即时多路复用方案在审

专利信息
申请号: 202211110516.2 申请日: 2022-09-13
公开(公告)号: CN115827306A 公开(公告)日: 2023-03-21
发明(设计)人: 李延珑;S·N·M·巴萨;陈晨;华-玲·辛西娅·许 申请(专利权)人: 桑迪士克科技有限责任公司
主分类号: G06F11/10 分类号: G06F11/10;G11C29/42;G06F12/1009;H03M7/30
代理公司: 北京纪凯知识产权代理有限公司 11245 代理人: 徐东升;袁策
地址: 美国德*** 国省代码: 暂无信息
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摘要:
搜索关键词: 用于 非易失性存储器 中的 压缩 数据 即时 多路复用 方案
【权利要求书】:

1.一种非易失性存储器设备,包括:

控制电路,所述控制电路被配置为连接到多个列,每个列包括一个或多个位线,每个位线连接到对应的多个存储器单元,所述多个列包括多个常规列和一个或多个备用列,所述控制电路包括:

多个感测放大器,每个感测放大器被配置为从连接到所述多个列的对应的一个或多个位线的存储器单元读取数据;

多个内部数据锁存器组,每个内部数据锁存器组被配置为存储与所述感测放大器中的对应的一个感测放大器相关联的数据;和

输入-输出接口,所述输入-输出接口被配置为向外部数据总线提供数据,

所述控制电路被配置为:

由所述感测放大器中的每个感测放大器对多个存储器单元执行读取操作;

将由所述感测放大器中的每个感测放大器执行的所述读取操作的结果存储在所述对应的内部数据锁存器组中;

在所述对应的内部数据锁存器组内,对由所述感测放大器中的每个感测放大器执行的所述读取操作的所述结果进行压缩;

将所述读取操作的所述经压缩结果传输到所述输入-输出接口;

在所述输入-输出接口内,将来自所述常规列中的缺陷列的所述读取操作的所述经压缩结果替换为来自所述备用列的所述读取操作的所述对应经压缩结果;以及

将所述读取操作的所述经压缩结果,包括所述读取操作的替换后的经压缩结果,从所述输入-输出接口传输到所述外部数据总线。

2.根据权利要求1所述的非易失性存储器设备,其中所述控制电路形成在控制管芯上,所述非易失性存储器设备还包括:

存储器管芯,所述存储器管芯包括所述多个位线和对应的多个非易失性存储器单元,所述存储器管芯与所述控制管芯单独形成并且接合到所述控制管芯。

3.根据权利要求1所述的非易失性存储器设备,其中所述读取操作的所述结果是软位数据值。

4.根据权利要求3所述的非易失性存储器设备,其中所述控制电路被进一步配置为:

由所述感测放大器中的每个感测放大器对所述多个存储器单元执行硬位读取操作以确定所述多个存储器单元中的每个存储器单元的硬位值,所述硬位值指示所述存储器单元是可靠地处于第一数据状态还是不可靠地处于第二数据状态,其中所述软位数据值中的每个软位数据值对应于所述硬位值中的一个硬位值,并且针对确定为处于所述第二数据状态的存储器单元,但不针对确定为处于所述第一数据状态的存储器单元指示可靠性值。

5.根据权利要求1所述的非易失性存储器,其中所述控制电路被进一步配置为:

在将来自所述常规列中的缺陷列的所述读取操作的所述经压缩结果替换为来自所述备用列的所述读取操作的所述对应经压缩结果之前,对所述读取操作的所述经压缩结果的位进行重排序。

6.根据权利要求5所述的非易失性存储器,所述控制电路还包括:

内部数据总线,所述内部数据总线将所述多个内部数据锁存器组连接到所述输入-输出接口,其中所述输入-输出接口包括:

逻辑电路;

多个先进、先出数据缓冲器(FIFO);和

多路复用电路,

其中所述控制电路被进一步配置为:

从所述内部数据总线接收所述逻辑电路处的所述读取操作的所述经压缩结果;

执行所述逻辑电路中的所述经压缩结果的所述位的所述重排序;

通过来自所存储的所述读取操作的所述经压缩结果的所述重排序位的所述多路复用电路,执行将来自所述常规列中的缺陷列的所述读取操作的所述经压缩结果替换为来自所述备用列的所述读取操作的所述对应经压缩结果;以及

将所述重排序位与被替换为来自所述经压缩结果的所述备用列的所述读取操作的所述对应经压缩结果的所述常规列中的缺陷列一起存储在FIFO中。

7.根据权利要求6所述的非易失性存储器,其中所述控制电路被进一步配置为:

在将所述读取操作的所述经压缩结果通过所述内部数据总线传输到所述输入-输出接口之前,对所述读取操作的所述经压缩结果的位进行部分地重排序。

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