[发明专利]用于产生分频信号的方法和时钟产生电路

说明书

本发明的实施例公开了一种用于产生分频信号的方法和一种时钟产生电路。在本发明的实施例中，时钟产生电路产生多个分频信号，每个分频信号都满足各自的期望偏移，该期望偏移可能被来自外部源的规范指定。锁相环(PLL)用于产生频率为参考时钟的频率的期望倍数的PLL输出。时钟产生电路为每个分频信号接收相应的期望时间偏移。

优先权声明

本申请要求于2021年11月3日提交的申请号为202141050628、发明名称为“具有相同输入时钟的多个PLL和单个PLL的输入到输出延迟的管理”的印度临时专利申请，以及于2022年6月14日提交的申请号为17/806，735、发明名称为“当参考时钟不可用时，从锁相环输出产生分频信号”的美国专利申请的优先权。上述印度临时专利申请和美国专利申请的与本文描述不相抵触的全部内容通过引用并入本文。

技术领域

本发明实施例总体上涉及锁相环(Phase-locked loop，PLL)，更具体地，涉及当参考时钟不可用时，从PLL输出产生分频信号。

背景技术

PLL常用于生成时钟信号。PLL接收输入(参考)时钟并产生与输入信号同相的输出时钟(PLL输出)，但输出时钟的频率是输入时钟的频率的期望倍数。如在相关技术中所周知的那样，PLL被用于各种通信场景中。

分频(时钟)信号通常由PLL输出生成，每个分频信号的时间周期是PLL输出的时间周期的整数倍。通常在规定每个分频信号例如相对于输入时钟要满足相应的相位偏移时需要这样的分频信号。

但是，经常会出现输入时钟变得不可用的情况。本发明的各方面用于在该情况下产生分频信号。

发明内容

本发明的实施例涉及一种用于产生分频信号的方法。该方法包括：使用锁相环PLL产生PLL输出；PLL输出的频率是参考时钟的频率的期望倍数；接收与多个分频信号中的每个分频信号分别对应的相应期望时间偏移；将PLL输出除以除数以产生多个分频信号的相应分频信号，其中，每个分频信号相对公共基准偏移至少相关的期望时间偏移。当参考时钟可用时，公共基准的时序相对于参考时钟设置；当参考时钟不可用时，公共基准的时序相对于时间参考信号设置。时间参考信号在参考时钟的外部生成。在一些实施例中，每个分频信号的第一沿与PLL输出的第一沿具有相关的期望时间偏移且每个分频信号的第一沿位于PLL输出的第一沿之后；当参考时钟可用时，PLL输出的第一沿跟随参考时钟的第一沿。每个分频信号的第二沿与PLL输出的第二沿具有相关的期望时间偏移且每个分频信号的第二沿位于PLL输出的第二沿之后；当参考时钟不可用时，PLL输出的第二沿跟随时间参考信号的第二沿。

在一些实施例中，分频包括从接收到分频器复位信号的第一时刻开始对PLL输出的时钟周期数进行计数。

在一些实施例中，产生分频器复位信号包括：在选择信号的控制下，选择参考时钟和时间参考信号中的一个作为公共基准；使第一复位信号与公共基准同步以产生第一同步信号；使第一同步信号与PLL输出同步以产生第二同步信号；以及将第二同步信号延迟相关的期望时间偏移以设置第一时刻。

在一些实施例中，当参考时钟不可用时，PLL运行在保持模式下，其中保持模式要求PLL在不使用参考时钟的情况下继续产生PLL输出，其中，第一复位信号是在PLL在保持模式下运行至少一段时长之后，在接收到外部复位信号时产生的。

在一些实施例中，每个分频信号相对于公共基准偏移相关的期望时间偏移加上PLL输出的若干个周期。