[发明专利]基于状态机的协方差矩阵运算硬件加速系统

权利要求书

1.一种基于状态机的协方差矩阵运算硬件加速系统，其特征在于，包括：

若干第一级RAM，用于从上级FFT运算模块中读取FFT频域信号并进行存储；

配置有多个PE模块的状态机；其中，多个PE模块分别与所述若干第一级RAM对应连接，用于从对应的第一级RAM中读取FFT频域信号并进行协方差运算，以输出协方差矩阵；

若干第二级RAM，对应连接所述状态机中的多个PE模块，用于存储对应PE模块输出的协方差矩阵，以备下级模块进行读取处理。

2.根据权利要求1所述的基于状态机的协方差矩阵运算硬件加速系统，其特征在于，所述配置有多个PE模块的状态机采用行复用或者列复用方式的结构，通过多次复用依次计算并输出协方差矩阵的行/列向量。

3.根据权利要求2所述的基于状态机的协方差矩阵运算硬件加速系统，其特征在于，所述状态机在进行多次复用的计算过程中，利用STATE信号进行状态切换，其过程如下：

初始阶段STATE信号处于待机状态；

当获取到使能信号后转换为运算状态；此时，PE模块开始工作，并通过单次复用计算出协方差矩阵的一行/列向量；其中，所述使能信号为FFT运算模块IP核输出通道的TVALID信号；

运算结束后，STATE信号切换为暂停状态；在暂停状态下，PE模块输出运算结果至对应的第二级RAM中进行存储；同时，外部定义一个复用计数寄存器来记录复用次数；

若当前复用次数未达到预设的最大复用次数，则暂停状态将返回至运算状态；否则，暂停状态将切换至停止状态；

当完成当前协方差矩阵的计算存储后，STATE信号在复位信号的触发下恢复待机状态。

4.根据权利要求1所述的基于状态机的协方差矩阵运算硬件加速系统，其特征在于，所述PE模块内部配置有Complex Multiplier IP核和累加器；所述Complex Multiplier IP核用于实现所述FFT频域信号协方差运算的复数乘法；所述累加器用于对所述ComplexMultiplier IP核的输出结果进行累加，以完成所述FFT频域信号的协方差运算；其中，所述Complex Multiplier IP核采用多级寄存器延迟输出以适应时序收敛。

5.根据权利要求4所述的基于状态机的协方差矩阵运算硬件加速系统，其特征在于，所述PE模块对所述FFT频域信号进行协方差运算具体包括：

将当前FFT频域信号的实部与虚部进行对调；

利用Complex Multiplier IP核对所述FFT频域信号及实部与虚部对调后的信号进行相乘，以获得当前FFT频域信号与其共轭信号相乘的结果；

利用累加器将Complex Multiplier IP核的计算结果累加到acc信号中，得到当前FFT频域信号的协方差运算结果。

6.根据权利要求1所述的基于状态机的协方差矩阵运算硬件加速系统，其特征在于，所述第一级RAM和所述第二级RAM均采用Block Memory Generator IP核中的双端口RAM；其中，

所述双端口RAM的A端口和B端口均包含时钟信号、使能信号、地址值和数据接口。

7.根据权利要求6所述的基于状态机的协方差矩阵运算硬件加速系统，其特征在于，所述第一级RAM的写入端口A由FFT运算模块IP核输出通道的TVALID信号间接使能，写地址值由FFT运算模块IP核的EK_INDEX信号控制；

所述第一级RAM的读取端口B由STATE直接使能，读地址值通过STATE信号间接进行控制。

8.根据权利要求6所述的基于状态机的协方差矩阵运算硬件加速系统，其特征在于，所述第二级RAM的写入端口A的使能信号为STATE信号，读取端口B的使能信号由下一级模块反馈输入。