[发明专利]占空比校正装置和包括占空比校正装置的半导体器件

说明书

本公开涉及占空比校正装置和包括其的半导体器件。占空比校正装置包括时钟生成电路、第一校正脉冲生成电路和第二校正脉冲生成电路以及占空比校正电路。时钟生成电路生成第一至第三分频时钟信号，每一个分频时钟信号都具有相对于参考时钟信号的相位偏移。第一校正脉冲生成电路通过检测延迟的时钟信号与第一分频时钟信号和第二分频时钟信号之间的相位差来生成第一校正脉冲。第二校正脉冲生成电路通过检测第二分频时钟信号与第三分频时钟信号之间的相位差来生成第二校正脉冲。占空比校正电路检查第一和第二校正脉冲是否在参考时钟信号的预设的逻辑电平处而生成，并根据检查结果在用于参考时钟信号的占空比校正操作中反映第一校正脉冲或第二校正脉冲。

相关申请的交叉引用

本申请要求于2021年9月27日提交的韩国专利申请第10-2021-0126911号的优先权，其整体通过引用并入本文。

技术领域

各种实施例涉及一种占空比校正装置，以及一种包括占空比校正装置的半导体器件。

背景技术

集成电路和其它类型的半导体器件的数据传送速度不断提高。这给系统设计者带来了一定的挑战。例如，使用高频时钟信号在集成电路之间传送数据可能会对以更高的传送速度的性能产生不利影响。为了补偿这些影响，一些集成电路芯片使用多相位时钟信号，其频率低于用于在集成电路之间进行数据传送的时钟信号的频率。然而，这种方法已被证明具有缺点。

发明内容

各种实施例致力于提供一种占空比校正装置以及包括该占空比校正装置的半导体器件，占空比校正装置包括能够根据检测多相位时钟信号之间的相位差的结果执行占空比校正操作的占空比校正电路。

本发明要解决的技术问题不限于上述技术问题，本领域技术人员将通过以下描述清楚地理解其它未提及的技术问题。

根据本发明的一个实施例，一种占空比校正装置可以包括：时钟生成电路，其被配置为生成第一分频时钟信号至第三分频时钟信号，所述第一分频时钟信号至所述第三分频时钟信号中的每一个都具有与参考时钟信号的相位偏移；第一校正脉冲生成电路，其被配置为通过检测延迟的时钟信号与所述第一分频时钟信号和所述第二分频时钟信号之间的相位差来生成第一校正脉冲，所述延迟的时钟信号是通过延迟所述参考时钟信号而生成的；第二校正脉冲生成电路，其被配置为通过检测所述第二分频时钟信号与所述第三分频时钟信号之间的相位差来生成第二校正脉冲；以及占空比校正电路，其被配置为检查所述第一校正脉冲和所述第二校正脉冲是否在所述参考时钟信号的预设的逻辑电平处生成，以及根据检查结果在用于所述参考时钟的占空比校正操作中反映所述第一校正脉冲或所述第二校正脉冲中的至少一个。

根据本发明的一个实施例，一种半导体器件可以包括：数据焊盘和数据选通焊盘；时钟生成电路，其被配置为通过以设定的比率对写入时钟信号进行分频来生成第一写入时钟信号至第四写入时钟信号，所述写入时钟信号经由所述数据选通焊盘而接收；第一对准电路，其被配置为响应于所述第一写入时钟信号至所述第四写入时钟信号来对准写入数据，所述写入数据经由所述数据焊盘而输入，并且经由第一时钟传输路径和第一数据传输路径传送所述第一写入时钟信号至所述第四写入时钟信号以及所述写入数据；以及第一占空比校正装置至第四占空比校正装置，所述第一占空比校正装置至所述第四占空比校正装置中的每一个都被配置为：接收经由所述第一时钟传输路径传送的所述第一写入时钟信号至所述第四写入时钟信号，根据所述第一写入时钟信号至所述第四写入时钟信号的相位交替地接收所述第一写入时钟信号至所述第四写入时钟信号中的一个作为参考时钟信号并接收所述第一写入时钟信号至所述第四写入时钟信号中的剩余信号作为第一分频时钟信号至第三分频时钟信号，检测所述参考时钟信号与所述第一分频时钟信号至所述第三分频时钟信号之间的相位差，以及对所述参考时钟信号执行占空比校正操作。