[发明专利]时序信号产生系统及其控制方法

权利要求书

1.一种时序信号产生系统，其特征在于，所述系统包括：上位机、现场可编程逻辑门阵列FPGA和时序信号产生装置，所述FPGA与所述上位机和所述时序信号产生装置分别连接；

其中，所述FPGA用于在接收到所述上位机发送的目标时序信号的参数写入指令时，将所述参数写入指令中所述目标时序信号的参数写入所述FPGA的随机存取存储器RAM中，以及在接收到所述上位机发送的播放指令时，控制所述时序信号产生装置根据所述FPGA的RAM中的数据播放所述目标时序信号。

2.根据权利要求1所述的时序信号产生系统，其特征在于，所述目标时序信号至少包括一次实验所需的所有时序信号，所述目标时序信号的参数包括所述目标时序信号的基础波形参数和重复播放参数，所述FPGA的RAM包括写入所述目标时序信号基础波形参数的时序信号RAM和写入所述目标时序信号重复播放参数的时序信号重复播放RAM，其中，所述时序信号RAM的每个地址位对应一组基础波形参数，所述时序信号重复播放RAM的每个地址位对应一组重复播放参数。

3.根据权利要求2所述的时序信号产生系统，其特征在于，所述时序信号产生装置包括直接数字频率合成DDS时序信号产生装置，所述目标时序信号包括DDS时序信号，所述时序信号RAM包括DDS RAM，所述时序信号重复播放RAM包括DDS Repeat RAM，所述DDS时序信号的一组基础波形参数包括频率、相位、幅度和脉宽持续时间，所述DDS时序信号的一组重复播放参数包括基础波形参数RAM的起始地址、结束地址和重复播放次数。

4.根据权利要求3所述的时序信号产生系统，其特征在于，所述时序信号产生装置还包括晶体管-晶体管逻辑电路TTL时序信号产生装置，所述目标时序信号还包括TTL时序信号，所述时序信号RAM还包括TTL RAM，所述时序信号重复播放RAM还包括TTL Repeat RAM，所述TTL时序信号的一组基础波形参数包括电平高低极性和电平高低极性的持续时间，所述TTL时序信号的一组重复播放参数包括起始地址、结束地址和重复播放次数。

5.根据权利要求4所述的时序信号产生系统，其特征在于，所述FPGA与所述上位机通过USB接口连接，所述FPGA具体用于根据所述USB接口传输的所述参数写入指令中的有效信号，逐条将各通道对应的时序信号参数写入所述FPGA的RAM。

6.根据权利要求5所述的时序信号产生系统，其特征在于，所述FPGA还用于在接收到所述上位机发送的参数传输完成指令时，完成对所有DDS、TTL通道的RAM写入，并等待所述播放指令。

7.根据权利要求4所述的时序信号产生系统，其特征在于，所述FPGA在接收到所述播放指令时，具体用于控制DDS、TTL所有通道同时按照相应RAM中的参数开始播放序列；

其中，所述TTL时序信号产生装置包括缓冲器，所述FPGA在控制TTL通道播放序列时，具体用于产生延时可调的16路对齐TTL时序信号，并经所述缓冲器输出。

8.根据权利要求4所述的时序信号产生系统，其特征在于，所述系统还包括时钟产生装置，所述时钟产生装置与所述FPGA、所述DDS时序信号产生装置分别连接，用于向所述FPGA、所述DDS时序信号产生装置提供相应的时钟信号。

9.根据权利要求8所述的时序信号产生系统，其特征在于，所述时钟产生装置包括：

晶振，用于产生本地时钟；

时钟功分器，与所述晶振、所述FPGA和低噪声时钟锁相产生电路连接，用于在所述本地时钟的作用下产生3路第一时钟信号，2路给所述低噪声时钟锁相产生电路，1路给所述FPGA；

所述低相噪时钟锁相产生电路，与所述DDS时序信号产生装置连接，用于在1路第一时钟信号的作用下产生4路第二时钟信号用作系统时钟，并给所述DDS时序信号产生装置的前4路通道，以及在另1路第一时钟信号的作用下产生12路第三时钟信号，并给所述DDS时序信号产生装置的后12路通道用作系统时钟。

10.一种时序信号产生系统的控制方法，其特征在于，所述时序信号产生系统包括上位机、现场可编程逻辑门阵列FPGA和时序信号产生装置，所述方法用于所述FPGA，包括：

当接收到所述上位机发送的目标时序信号的参数写入指令时，将所述参数写入指令中所述目标时序信号的参数写入所述FPGA的随机存取存储器RAM中；

当接收到所述上位机发送的播放指令时，控制所述时序信号产生装置根据所述FPGA的RAM中的数据播放所述目标时序信号。