[发明专利]DFT测试电路、测试系统以及测试方法

权利要求书

1.一种DFT测试电路，用于对芯片的待测逻辑电路进行测试，包括：

第一时钟门控单元、输入寄存模块、独热解码电路、逻辑模块、打拍结构以及多个第二时钟门控单元；

其中，所述第一时钟门控单元的时钟信号端与所述输入寄存模块的时钟输入端电连接，所述输入寄存模块的输出端与所述独热解码电路的输入端电连接，所述独热解码电路的输出端与所述逻辑模块的输入端电连接，所述逻辑模块的输出端与所述打拍结构的输入端电连接，所述打拍结构的输出端与所述多个第二时钟门控单元的测试使能端电连接，

其中，所述输入寄存模块包括串链的N位普通寄存器，第i位普通寄存器的输出端连接到第i+1位普通寄存器的输入端，N和i均为正整数，N＞1，并且1≤i≤N-1，所述普通寄存器不包含扫描链相关信号端口SE和SI，

其中，所述输入寄存模块的时钟输入与所述多个第二时钟门控单元的时钟输入是不同源的，所述第一时钟门控单元的时钟输入与所述打拍结构的时钟输入是同源的、并且由提供移位阶段低频时钟的自动化测试设备的时钟信号端提供。

2.根据权利要求1所述的电路，其中，所述第一时钟门控单元的使能端和测试使能端均与扫描使能信号端电连接，所述第一时钟门控单元的时钟输入端与提供移位阶段低频时钟的自动化测试设备的时钟信号端电连接，所述第一时钟门控单元的时钟信号端与N位普通寄存器中的每一个的时钟输入端电连接。

3.根据权利要求2所述的电路，其中，所述独热解码电路具有N个输入端和N个输出端，所述N位普通寄存器的N个输出端与独热解码电路的N个输入端一一对应连接。

4.根据权利要求3所述的电路，其中，所述逻辑模块包括N个第一级或门和N个第二级或门，所述独热解码电路的N个输出端与所述N个第一级或门的第一输入端一一对应连接，所述N个第一级或门的输出端与所述N个第二级或门的第一输入端一一对应连接。

5.根据权利要求4所述的电路，其中，所述N个第二级或门中的每一个的第二输入端与所述扫描使能信号端电连接。

6.根据权利要求1所述的电路，其中，所述多个第二时钟门控单元包括N组第二时钟门控单元。

7.根据权利要求6所述的电路，其中，所述N组第二时钟门控单元中的每一组第二时钟门控单元属于相同时钟域。

8.根据权利要求4所述的电路，还包括发送数据寄存器，其中，所述发送数据寄存器的输出端与所述N个第一级或门中的每一个的第二输入端电连接。

9.根据权利要求8所述的电路，其中，所述发送数据寄存器是DFT侧可读可写寄存器。

10.根据权利要求4所述的电路，还包括N位打拍寄存器，所述N个第二级或门的N个输出端与N位打拍寄存器的N个输入端一一对应连接，并且N位打拍寄存器的N个时钟输入端均与提供移位阶段低频时钟的自动化测试设备的时钟信号端电连接。

11.根据权利要求10所述的电路，其中，所述多个第二时钟门控单元包括N组第二时钟门控单元，所述N位打拍寄存器的N个输出端分别与对应的一组第二时钟门控单元的测试使能端电连接。

12.根据权利要求11所述的电路，其中，所述打拍寄存器的打拍级数小于等于3。

13.根据权利要求1所述的电路，其中，N＝8、16、32或64。

14.根据权利要求1-13中任一项所述的电路，其中，在移位阶段，扫描使能信号端提供第一扫描使能信号。

15.根据权利要求1-13中任一项所述的电路，其中，在捕获阶段，扫描使能信号端提供第二扫描使能信号。