[发明专利]基于迷宫算法的多FPGA布线方法

说明书

本发明涉及一种基于迷宫算法的多FPGA布线方法，包括以下步骤：步骤S1:在初始布线阶段引入迷宫布线算法策略，获得初始布线结果；步骤S2:在更新布线阶段采用拆线重绕策略减少FPGA连接对上的边的数目；步骤S3:引入代价改进策略，通过不同边估计成本权重值的不同，使得在拆线重绕阶段得到更优的布线结果，并优化TDM比率。本发明通过优化布线结果，有效降低相应的系统延迟来提高芯片性能。

技术领域

本发明属于集成电路计算机辅助设计技术领域，具体涉及一种基于迷宫算法的多FPGA布线方法。

背景技术

据估计，专用集成电路设计大约60％到80％的时间花费在验证过程中。常用的逻辑验证方法有软件逻辑仿真、硬件仿真和现场可编程逻辑门阵列(Field ProgrammableGate Array，FPGA)原型设计方法。其中，软件仿真需要花费大量的时间成本对每个逻辑门进行模拟仿真，硬件仿真的实施代价较大。随着集成电路制程的不断发展，芯片的规模越来越大，上述两种逻辑验证方法的缺点越来越明显。FPGA原型设计方法可以在较小的时间成本和实施代价下完成逻辑验证，因此这种方法被广泛地运用在工业中。

随着芯片设计的规模不断扩大，单颗FPGA难以实现大规模的芯片设计。因此大规模的芯片设计被划分到多个FPGA内。为了完成芯片设计的功能，FPGA间需要互相传输信号。由于FPGA间传输的信号远远大于FPGA间的I/O引脚数量。因此，时分多路复用(TimingDivision Multiplexing,TDM)技术被提出解决I/O引脚数量不足的问题。TDM技术采用同一物理信号线传输不同信号。它把传输时间分割成了不重叠的时间间隔，将一个时间间隔分配给一个信号使用，以此达到在同一物理信号线传输多个信号。TDM技术可以有效解决I/O引脚数量不足的问题，但是会大大增加系统时延。TDM比率通常用来衡量布线结果的优劣。时分多路复用技术被提出来提高原型系统的可用性，但它导致了系统延迟的急剧增加。所以如何降低相应的系统延迟来提高芯片性能变成了急需解决的问题。

信号复用比可以用来测量系统时延。在整个设计流程中，TDM比率通常是经过FPGA间布线之后确定的。常用的信号复用比优化方法是基于整数线性规划的方法，然而，已有的信号复用比优化方法的TDM比通常是任意整数，这与实际问题存在着差距。也有很多方法对时分复用技术进行优化，但是很难在适当的运行时间内得到好的解决方案。

综上所述，对于多FPGA原型系统的设计，同时对布线方案和实际系统时延优化问题进行处理的布线方法设计是非常关键的。

发明内容

有鉴于此，本发明的目的在于提供一种基于迷宫算法的多FPGA布线方法，通过优化布线结果，有效降低相应的系统延迟来提高芯片性能。

为实现上述目的，本发明采用如下技术方案：

一种基于迷宫算法的多FPGA布线方法，包括以下步骤：

步骤S1:在初始布线阶段引入迷宫布线算法策略，获得初始布线结果；

步骤S2:在更新布线阶段采用拆线重绕策略减少FPGA连接对上的边的数目；

步骤S3:引入代价改进策略，通过不同边估计成本权重值的不同，使得在拆线重绕阶段得到更优的布线结果，并优化TDM比率。

进一步的，采用时分复用比率为衡量系统时延的指标，在系统的布线图中，每一条边都需要通过公式(1)计算TDM比率

其中，De(e)为对e的需求，capacity为e的容量，Tre(e)代表了TDM的比率。

进一步的，所述步骤S1具体为：

在布线图中，每一个FPGA可以看成节点，每一条连接的FPGA连接对看成连接节点间的线段，花费的Cost看成经过这条FPGA连接对花费的路径成本；