[发明专利]显示模组和显示装置在审
申请号: | 202210864621.9 | 申请日: | 2022-07-21 |
公开(公告)号: | CN115084083A | 公开(公告)日: | 2022-09-20 |
发明(设计)人: | 孙艳六;梁蓬霞 | 申请(专利权)人: | 京东方科技集团股份有限公司 |
主分类号: | H01L23/52 | 分类号: | H01L23/52;H01L27/12 |
代理公司: | 北京清亦华知识产权代理事务所(普通合伙) 11201 | 代理人: | 李雪静 |
地址: | 100015 *** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 显示 模组 显示装置 | ||
本发明提供了显示模组和显示装置。该显示模组包括显示面板,所述显示面板包括显示区和围绕所述显示区设置的非显示区,所述非显示区的一边具有绑定区;呈多行多列间隔设置的绑定焊盘,所述绑定焊盘设置在所述绑定区。由此,本发明中将绑定焊盘设置在非显示区的一侧,即绑定焊盘设置在显示模组的单边,且该单边设置多行的绑定焊盘,从而有效减少了COF或COG在显示模组的非显示区单边的排布尺寸,大幅缩减显示模组外观边框尺寸,进而有助于实现窄边框的设计。
技术领域
本发明涉及显示技术领域,具体的,涉及显示模组和显示装置。
背景技术
随着裸眼3D和AR/VR技术的兴起,行业对显示屏的分辨率提出了非常高的要求,原有326PPI的像素基准已经不能满足需求,动辄就是几千PPI的显示密度成为紧迫需求。然后对应这么高PPI,现有的COF(覆晶薄膜)或COG(Chip On Glass)Bonding(绑定)方法也无法与之匹配,因为在信息量大幅增加的前提下,channel(通道)数也大幅增加,而目前的Bonding工艺也是存在Pin间极限尺寸的,导致最终排布的COF或COG尺寸远大于显示区尺寸,即使双边Bonding也无法解决显示模组外观尺寸的问题,大大降低了整体显示模组的美观度。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此,本发明的一个目的在于提出一种显示模组,该显示模组可以有效减少COF或COG在显示模组的非显示区单边的排布尺寸,大幅缩减显示模组外观边框尺寸。
在本发明的一方面,本发明提供了一种显示模组。根据本发明的实施例,该显示模组包括显示面板,所述显示面板包括显示区和围绕所述显示区设置的非显示区,所述非显示区的一边具有绑定区;呈多行多列间隔设置的绑定焊盘,所述绑定焊盘设置在所述绑定区。由此,本发明中将绑定焊盘设置在非显示区的一侧,即绑定焊盘设置在显示模组的单边,且该单边设置多行的绑定焊盘,从而有效减少了COF或COG在显示模组的非显示区单边的排布尺寸,大幅缩减显示模组外观边框尺寸,进而有助于实现窄边框的设计。
根据本发明的实施例,所述绑定区包括:衬底基板;多个间隔设置的第一导电层,所述第一导电层位于所述衬底基板的一侧;第一绝缘层,所述第一绝缘层设置在所述第一导电层远离所述衬底基板的一侧;多个间隔设置的第二导电层,所述第二导电层设置在所述第一绝缘层远离所述衬底基板的一侧,且通过第一通孔与所述第一导电层接触连接;第二绝缘层,所述第二绝缘层设置在所述第二导电层远离所述衬底基板的一侧;多个绑定焊盘设置在所述第二绝缘层的表面上,且通过第二通孔与所述第一导电层接触连接,所述绑定焊盘位于所述第二导电层远离所述显示区的一侧。
根据本发明的实施例,同一列的所述绑定焊盘共用一个所述第一导电层。
根据本发明的实施例,所述一列所述绑定焊盘对应一个所述第二导电层。
根据本发明的实施例,所述第一导电层与所述显示区中的薄膜晶体管中的栅极同层设置,所述第二导电层与所述薄膜晶体管中的源漏电电极层同层设置。
根据本发明的实施例,所述显示区包括多列设置的像素,所述显示模组包括m行n列所述绑定焊盘,包括n组数据线集合,每一组数据线集合包括m*k条数据线,至少一列子像素通过一条所述数据线绑定在所述一个所述绑定焊盘上,其中,n组所述数据线集合在所述绑定焊盘行排布方向上依次排列,第i组的所述数据线绑定在第i列的所述绑定焊盘上,m和n均为大于等于2的正整数,1≤i≤n,且i为整数,k为正整数。
根据本发明的实施例,第i组的m*k条所述数据线分别绑定在第i列的m个所述绑定焊盘上,每一个所述绑定焊盘绑定k条所述在数据线,且在所述绑定焊盘行排布方向上,m*k条所述数据线依次交替绑定在第i列的m个所述绑定焊盘。
根据本发明的实施例,相邻两列的所述子像素通过一条所述数据线绑定在所述一个所述绑定焊盘上。
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