[发明专利]一种晶圆级集成系统的测试结构及测试方法

说明书

本发明公开了一种晶圆级集成系统的测试结构及测试方法，该测试结构是由晶圆衬底和键合在晶圆上的芯粒，以及在晶圆上从芯粒周围引出的芯粒测试电路和通过晶圆互连引出到晶圆外围的系统测试电路组成；其测试方法是利用一次扎针实现对集成芯粒的测试和集成系统的测试。首先，对同质的芯粒进行相应的晶圆级芯片测试，测试结束标记失效的芯粒后，进入下一种类型的同质芯粒测试，完成所有芯粒测试后，根据通过测试的芯粒构建系统链路，对晶圆级集成系统进行系统级测试。利用本发明可以一次扎针就完成对键合芯粒的测试以及晶上集成系统的测试，利用芯粒测试可以筛除失效的芯粒，系统级测试可以确保系统链路的正确性以及整个晶上系统的可靠运行。

技术领域

本发明涉及半导体技术领域，尤其涉及一种晶圆级集成系统的测试结构及测试方法。

背景技术

随着集成电路产业进入到后摩尔定律时代，先进集成封装技术逐步成为潮流的浪尖。最具有代表性的要数英特尔和台积电分别发布的2.5D封装技术EMIB和CoWoS。集成电路的封装类型也逐步从2D封装转向2.5D以及3D封装方向发展，领域中也涌现出各式各样SoC（System on Chip）以及SiP（System in package）。在2021年台积电将系统进一步布局到晶圆上，发布了用于人工智能的InFO_SoW（Integrated Fan Out_System on Wafer）晶上系统技术。

实现SoW通常依靠W2W（Wafer to Wafer）或D2W（Die to Wafer）的键合技术来实现系统在晶圆上集成。传统的芯片测试通常在晶圆级测试中对芯片统一进行DC、AC、压力测试以及功能性测试等后，将晶圆切片对每个芯片进行独立封装后再进行封装级的测试以及系统级测试。

目前系统级测试处于在封装级内，需要定制特定的插座（Socket）和测试板（Loadboard），并且对SoW这种晶圆级集成的新型技术目前还没有适配的晶圆级系统测试方法。

发明内容

为了解决现有技术中存在的上述技术问题，本发明提出了一种晶圆级集成系统的测试结构及测试方法，其具体技术方案如下：

一种晶圆级集成系统的测试结构，包括晶圆衬底和n个键合在晶圆上的芯粒，n≥2，芯粒之间通过晶圆电学互连结构相互连接，以及在晶圆上从芯粒周围引出的芯粒测试电路和通过晶圆间互连引出的系统测试电路。

进一步地，所述的n个芯粒为同质芯粒或异质芯粒，且均是通过KGD测试后切片的良品芯粒。

进一步地，所述的芯粒测试电路202和系统测试电路203为多层互连结构，分布于晶圆近表面。

进一步地，所述的芯粒测试电路202与各个芯粒一一对应，各个芯粒周围分布有与芯粒测试电路202连接的测试垫。

进一步地，所述的系统测试电路203通过晶圆间互连连接n个芯粒，在晶圆外围分布有与系统测试电路203连接的测试垫。

一种晶圆级集成系统的测试方法，包括以下步骤：

步骤一，用定制探针卡一次扎针所有测试垫；

步骤二，当所有的n个芯粒为同质芯粒时，通过芯粒测试电路对所有芯粒进行测试，并验证键合后芯粒的功能性；

当n个芯粒为异质芯粒时，即n个芯粒中有X芯粒、Y芯粒、Z芯粒…，首先通过芯粒测试电路对其中的所有X芯粒进行测试，并验证键合后芯粒的功能性；其中，X芯粒、Y芯粒、Z芯粒…各自为同质芯粒；

此后再依次对Y芯粒Y、Z芯粒…，进行测试以及验证功能性；

步骤三，对步骤二的芯粒的测试结果做出通过或失败的判断，标记并隔离判断为失败的芯粒；

步骤四，对步骤二中的判断为通过的芯粒通过互连制定系统测试回路，构建可运行系统后，利用系统测试回路对与其对应的i系统进行系统级测试；