[发明专利]用于复数乘法和累加的装置和方法

说明书

本发明公开了用于复数乘法和累加的装置和方法。本发明的实施例是一种处理器，其包括执行电路来响应于经解码的指令而计算第一复数、第二复数、和第三复数的复数乘法‑累加的结果。计算包括第一操作，其用于计算结果的实分量的第一项以及结果的虚分量的第一项。计算还包括第二操作，其用于计算结果的实分量的第二项以及结果的虚分量的第二项。处理器还包括：用于解码指令来生成经解码的指令的解码器，以及分别用于提供第一复数、第二复数和第三复数的第一源寄存器、第二源寄存器、以及源和目的地寄存器。

技术领域

本发明的实施例一般地涉及计算机处理器的领域。更特别地，实施例涉及用于复数乘法和累加的装置和方法。

背景技术

指令集或指令集架构（ISA）是与编程有关的计算机架构的部分，包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置、以及外部输入和输出（I/O）。应当注意到，术语“指令”在本文中一般是指宏指令，即被提供给处理器以供执行的指令，其与微指令或微操作（micro-op）相反，那是处理器解码器对宏指令进行解码的结果。微指令或微操作可以被配置成指示处理器上的执行单元执行操作来实现与宏指令相关联的逻辑。

ISA不同于微架构，所述微架构是用于实现指令集的处理器设计技术的集合。具有不同微架构的处理器可以共享公共的指令集。例如，Intel® Pentium 4处理器、Intel®Core™处理器、以及来自加利福尼亚州森尼韦尔的Advanced Micro Devices（超微半导体）有限公司的处理器实现x86指令集的几乎相同的版本（其中具有在较新版本情况下已经添加的一些扩展），但是具有不同的内部设计。例如，ISA的相同寄存器架构可以通过使用众所周知的技术、以不同的方式被实现在不同的微架构中，包括专用物理寄存器、一个或多个使用寄存器重命名机制（例如使用寄存器别名表（RAT）、重排序缓冲器（ROB）和引退寄存器文件）的动态分配的物理寄存器。除非另行说明，否则短语寄存器架构、寄存器文件和寄存器在本文中被使用来指代对于软件/编程者可见的事物以及指令指定寄存器所用的方式。在需要区别的情况下，形容词“逻辑的”、“架构的”、或“软件可见的”将用于指示寄存器架构中的寄存器/文件，而不同的形容词将用于指明给定微架构中的寄存器（例如物理寄存器、重排序缓冲器、引退寄存器、寄存器池）。

附图说明

本发明作为示例而不是限制地在附图的各图中被图示，在所述附图中同样的参考标记指示类似的元素，并且在所述附图中：

图1A-1B是框图，其图示了根据本发明的实施例的通用向量友好指令格式及其指令模板；

图1A是一框图，其图示了根据本发明的实施例的通用向量友好指令格式及其A类指令模板；

图1B是一框图，其图示了根据本发明的实施例的通用向量友好指令格式及其B类指令模板；

图2A是一框图，其图示了根据本发明的实施例的示例性的特定向量友好指令格式；

图2B是一框图，其图示了根据本发明的一个实施例的构成全操作码字段174的特定向量友好指令格式200的字段；

图2C是一框图，其图示了根据本发明的一个实施例的构成寄存器索引字段144的特定向量友好指令格式200的字段；

图2D是一框图，其图示了根据本发明的一个实施例的构成扩增操作字段150的特定向量友好指令格式200的字段；

图3是根据本发明的一个实施例的寄存器架构300的框图；

图4A是一框图，其图示了根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名、无序发布/执行流水线二者；

图4B是一框图，其图示了根据本发明的实施例的将被包括在处理器中的有序架构核的示例性实施例以及示例性寄存器重命名、无序发布/执行架构核二者；

图5A-B图示了更特定示例性核架构的框图，所述核将是芯片中的若干逻辑块（包括相同类型和/或不同类型的其他核）中的一个；

图5A是根据本发明的实施例的单个处理器核连同其与管芯上互连网络502的连接以及连同其2级（L2）高速缓存504的局部子集的框图；