[发明专利]一种ADC通道结果计算的面积优化方法和电路

说明书

本发明提供一种ADC通道结果计算的面积优化方法和电路，所述方法包括：采用一个乘法器计算(1024/(LSB_B*m))*cha_adc_data[N‑1:0]；采用一个锁存器锁存chb_adc_data[N‑1:0]；采用一个除法器计算((1024/(LSB_B*m))*cha_adc_data[N‑1:0])/chb_adc_data[N‑1:0]。本发明的优化方法在计算多个通道比值的时候，每个通道都是串行计算，所以可以复用除法器，更好的节省面积。

技术领域

本发明涉及ADC通道结果计算技术领域，具体而言，涉及一种ADC通道结果计算的面积优化方法和电路。

背景技术

通过ADC(Analog to Digital Convter，模数转换单元)测量两个不同通道(两个通道串行测量)的电压值，根据电压值计算两个通道的比值。计算公式如下：

其中，VTSBUS和VTSBAT表示待计算比值的通道电压；VOUT表示基准通道电压；RNTC、RHI和RLO表示电阻值；

为了表述方便，将所有电阻值简化后，上式表示为：

VTSBUS or VTSBAT(V)=ß×VOUT；

据此推断：

ß_TSBUS=VTSBUS/VOUT(ß_TSBUS≤1)；

ß_TSBAT=VTSBAT/VOUT(ß_TSBAT≤1)。

其中，ß表示比值，ß_TSBUS和ß_TSBAT分别表示不同通道的比值计算结果；

根据上述ADC计算方法，其运算过程需要将两个通道(除数与被除数)的ADC转换结果根据各自的LSB(最低有效位)求得各自电压，然后再做除法。该运算过程链路较长，大位宽的乘法和除法都会有较大的面积开销。

发明内容

本发明旨在提供一种ADC通道结果计算的面积优化方法和电路，以通过分析调整运算过程，减小乘法器和除法器的位宽，从而达到减小面积的目的。

本发明提供的一种ADC通道结果计算的面积优化方法，包括：

采用一个乘法器计算(1024/(LSB_B*m))*cha_adc_data[N-1:0]；其中，LSB_B表示基准通道B的最低有效位；m表示基准通道B的归一化系数；cha_adc_data[N-1:0]表示待计算通道A的Nbit的ADC转换结果；N表示Nbit的ADC；

采用一个锁存器锁存chb_adc_data[N-1:0]；其中，chb_adc_data[N-1:0]表示基准通道B的Nbit的ADC转换结果；

采用一个除法器计算((1024/(LSB_B*m))*cha_adc_data[N-1:0])/chb_adc_data[N-1:0]。

在一些实施例中，m由对cg_dig_A与cg_dig_B进行归一化计算所得；其中，cg_dig_A表示ADC核的最低有效位LSB_core与待计算通道A的最低有效位LSB_A之间的计算系数；cg_dig_B表示ADC核的最低有效位LSB_core与基准通道B的最低有效位LSB_B之间的计算系数。

在一些实施例中，(LSB_B*m)≤1024且为整数。

本发明还提供一种ADC通道结果计算的面积优化电路，包括：