[发明专利]3D存储器件及其制造方法、存储系统、电子设备

说明书

本申请公开了一种3D存储器件及其制造方法，3D存储器件包括片存储区，片存储区包括：位于半导体衬底上的叠层结构；贯穿叠层结构的多个栅线隙，部分栅线隙将片存储区划分为多个块存储区，多个栅线隙沿第一方向排布，且相邻栅线隙之间设有贯穿叠层结构的多个沟道柱，片存储区包括沿第一方向排布的中心区和至少一个边缘区，至少一个边缘区中的至少一个栅线隙与其相邻沟道柱之间的最小距离，大于中心区中至少一个栅线隙与其相邻沟道柱之间的最小距离。其中通过增大边缘区中栅线隙与其相邻沟道柱之间的最小距离，以避免受应力以及负载效应的影响导致3D NAND器件可靠性低、良率低的情况。

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法、存储系统、电子设备。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

在制备3D存储器件的过程中，在衬底上初始形成的叠层结构包括交替堆叠的层间绝缘层与牺牲层，之后通过贯穿叠层结构的栅线隙(GLS，Gate Line Slit)将叠层结构中的牺牲层替换为栅极导体。并通过栅线隙以将每个片存储区(plane)划分为多个块存储区(block)。

在NAND结构的3D存储器件中，在片存储区的边缘部分刻蚀形成栅线隙时会存在较大的应力并存在负载效应(例如指宏观负载效应，因刻蚀总面积的增加而导致整体刻蚀速率下降使得对刻蚀速率的控制变得十分困难)，会导致片存储区的边缘部分形成倾斜的栅线隙或者自停止刻蚀形成栅线隙，而倾斜的栅线隙也可能使得其与相邻的沟道柱接触，进而减低NAND结构的3D存储器件的可靠性甚至影响了产品良率。

期望进一步改进3D存储器件的结构及其制造方法，在追求更高存储密度的同时保证3D存储器件的可靠性及产品良率。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法、存储系统、电子设备，提升了3D存储器件的可靠性及产品良率。

根据本发明的一方面，提供一种3D存储器件，包括片存储区，所述片存储区包括：

叠层结构；

贯穿所述叠层结构的多个栅线隙，所述多个栅线隙中的部分栅线隙将所述片存储区划分为多个块存储区，所述多个栅线隙沿第一方向排布，且相邻栅线隙之间设有贯穿所述叠层结构的多个沟道柱，

其中，所述片存储区包括沿所述第一方向排布的中心区和至少一个边缘区，所述至少一个边缘区中的至少一个所述栅线隙与其相邻沟道柱之间的最小距离，大于所述中心区中任意一个所述栅线隙与其相邻沟道柱之间的最小距离。

可选地，所述片存储区包括位于所述中心区两侧的第一边缘区和第二边缘区，所述第一边缘区和/或所述第二边缘区中的任意一个所述栅线隙与其相邻沟道柱之间的最小距离，大于所述中心区中任意一个所述栅线隙与其相邻沟道柱之间的最小距离。

可选地，所述第一边缘区中的所述栅线隙与其相邻沟道柱之间的最小距离沿所述中心区向所述第一边缘区延伸的方向递增，和/或所述第二边缘区中的所述栅线隙与其相邻沟道柱之间的最小距离沿所述中心区向所述第二边缘区延伸的方向递增。

可选地，所述至少一个边缘区中的至少一组所述相邻栅线隙的间距，大于所述中心区中的任意一组所述相邻栅线隙的间距。

可选地，每一组所述相邻栅线隙之间的沟道柱数量、沟道柱排布方式均相同。

可选地，所述片存储区包括位于所述中心区两侧的第一边缘区和第二边缘区，所述第一边缘区和/或所述第二边缘区中的任一组所述相邻栅线隙的间距，大于所述中心区中的任意一组所述相邻栅线隙的间距。