[发明专利]一种两写两读的数据传输结构以及片上多通道交互网络

说明书

本发明提供了一种两写两读的数据传输结构以及片上多通道交互网络，所述数据传输结构包括：两条传输通道，其中，每条传输通道包括依次连接的具有两个输入接口的仲裁器、先进先出队列和读接口，以及连接仲裁器和读接口的直通线路；两个写接口，所述写接口用于与数据输入通道连接接收输入数据，每个写接口连接到两条传输通道中的每个仲裁器的一个输入接口；其中，所述传输通道被配置为：在一个时钟周期，能同时允许两个写接口各自输入一个数据，并通过传输通道对数据进行缓存或者传输。

技术领域

本发明涉及计算机通信技术领域，具体来说涉及数据传输网络，更具体地说，涉及一种两写两读的数据传输结构以及片上多通道交互网络。

背景技术

为了追求单个处理芯片实现更高的吞吐量，现在的领域特定加速芯片在设计中常常采用多并行执行通道的设计。所期望的理想场景是各执行通道相互独立运行，互不干扰。但是，在现实应用场景中，由于数据结构的特殊性，应用程序算法规则等原因，多通道间的相互交互是不可避免的。比如在图计算中，由于点间的连接是不规则的，多执行通道结构存在大量交互。

常用于多通道交互的技术方案是仲裁，比如基于交叉开关矩阵(Crossbar)的仲裁算法。该仲裁算法作用原理为：当多个通道在交互区时，即其可能访问资源相同时，通过仲裁，决定谁通行。比如，参见图1a，如果两个通道A与通道B访问相同资源时，仲裁器决定A通行，则B停滞堵塞，直到所需资源可用。而仲裁的方法会导致两个问题，限制性能的进一步提升。

第一个问题为数据冲突，当多通道竞争相同的访问资源或者执行部件时，在仲裁中失败的通道其对应的计算过程会因没有获取计算所需的数据而停滞；而且，一方面，其停滞的效应可能进一步传播到前面的部件，影响其他通道，导致芯片整体性能进一步下降；另一面也会导致后续执行通道缺少足够的负载，从而空转。

第二个问题为设计集中性，多通道间交互过于密集，导致硬件实现困难，进而致使最终硬件实现时频率下降。如图1b所示，如果通道的数量增多，假设采用四写一读的先进先出队列(4W1R FIFO)，则不仅存在设计集中性问题，还存在单个缓存空间(先进先出队列)需求大的问题，而其实际利用率往往又较低。而且，由于仲裁需要层层判断，其对通道数非常敏感，过大的通道数会导致其硬件实现困难，从而导致不得不下降频率来满足实现。而不管是频率的下降，还是通道数过小，都会限制对高吞吐量的追求，使得系统性能与理想性能存在差距。因此，有必要对现有技术进行改进。

发明内容

因此，本发明的目的在于克服上述现有技术的缺陷，提供一种两写两读的数据传输结构以及片上多通道交互网络。

本发明的目的是通过以下技术方案实现的：

根据本发明的第一方面，提供一种两写两读的数据传输结构，包括：两条传输通道，其中，每条传输通道包括依次连接的具有两个输入接口的仲裁器、先进先出队列和读接口，以及连接仲裁器和读接口的直通线路；两个写接口，所述写接口用于与数据输入通道连接接收输入数据，每个写接口连接到两条传输通道中的每个仲裁器的一个输入接口；其中，所述传输通道被配置为：在一个时钟周期，能同时允许两个写接口各自输入一个数据，并通过传输通道对数据进行缓存或者传输。

在本发明的一些实施例中，数据传输结构被配置为：在一个时钟周期，能同时允许两个写接口各自输入一个数据，并根据数据的相应地址位将两个数据传递到同一个传输通道或者不同传输通道。

在本发明的一些实施例中，两条传输通道中的不同仲裁器具有不同的仲裁器地址，在数据的相应地址位的值与其中一个仲裁器的仲裁器地址匹配时，所述仲裁器对应的输入接口允许该数据输入该仲裁器所在的传输通道。