[发明专利]一种基于PCIE通道的多算法IP核的高速加解密系统及方法

权利要求书

1.一种基于PCIE通道的多算法IP核的高速加解密系统，其特征在于，包括上位机以及通过PCIe3.0通道相连的加密算法芯片，所述加密算法芯片包括PCIe3.0核、DMA模块、密钥控制器、算法控制器、多个算法IP核及其内部的第一存储单元、第二存储单元，所述DMA模块提供多个通道供加解密数据搬移，所述算法控制器接收上位机下发的加解密命令，并使用命令中的算法IP核进行加解密操作，所述算法IP核内部的第一存储单元和第二存储单元缓存加解密源数据，算法IP核按乒乓方式对第一存储单元和第二存储单元中缓存数据进行加解密操作，所述密钥控制器用于接收上位机下发的密钥、初始化向量，根据命令中指定的算法，产生密钥，以备算法IP核运行时从密钥控制器中获取密钥执行加解密过程；

所述算法IP核数量为32个，对任一个算法IP核采用算法IP核X表示，X取值为1，2，…，32；

每个算法IP核内有第一存储单元和第二存储单元，用于缓存从PCIE接口读取的加解密源数据，RAM采用简单双口RAM；

允许待写入一定数量的加解密源数据到第一存储单元或第二存储单元后，算法IP核即开始读取数据进行加解密工作，并将结果写回到对应的存储单元中；

算法控制器控制DMA通道按乒乓方式向加解密命令中的算法IP核的第一存储单元和第二存储单元输入加解密源数据，以及输出加解密后的结果数据到主机系统的PCIE总线地址内存中；

算法IP核X按乒乓方式对第一存储单元和第二存储单元数据分别进行加解密操作，加解密完成后以硬件信号的方式通知算法控制器；

所述算法控制器包括算法IP核空闲状态寄存器ALG_KERNEL_IDLE_Reg；

所述算法IP核空闲状态寄存器中每个比特位对应一个算法IP核，当有算法IP核X产生加解密业务时，算法IP核X对应的比特位清除成0，表示繁忙状态；当某个算法IP核X产生作业完成状态时，该算法IP核X对应的比特位会被置成1，表示空闲可用状态；

根据算法IP核X输出的第一存储单元或第二存储单元空闲状态信号，从算法IP核X的内部寄存器中读取待加密源数据的PCIE总线地址以及数据长度，选取一个DMA通道将待加解密数据搬移到算法IP核X的第一存储单元或第二存储单元中，算法IP核X就开始加解密数据操作，并清除给算法控制器对应的存储单元空闲状态信号；

根据算法IP核X的输出的第一存储单元或第二存储单元加解密完成状态信号，再次从算法IP核X的内部寄存器中读取待加密源数据的PCIE总线地址，配置DMA通道将加解密完成后的数据搬移到源数据的PCIE总线地址处，待确认数据搬移完成后，算法IP核X输出作业完成状态给算法控制器，空闲状态寄存器中算法IP核X对应的比特位会被置成1，表示空闲可用状态。

2.根据权利要求1所述的基于PCIE通道的多算法IP核的高速加解密系统，其特征在于，所述DMA模块包括8个Tx通道和8个Rx通道，并且每个DMA通道的选择是由算法控制器确定，即由算法控制器选定某一个DMA通道进行数据的搬移操作。

3.根据权利要求1所述的基于PCIE通道的多算法IP核的高速加解密系统，其特征在于，从算法IP核X的内部寄存器中读取待加密源数据的PCIE总线地址以及数据长度，具体包括：读取待加密源数据的PCIE总线起始地址StartAddr_X及数据长度Size_X，读取Offset_X_Rd信息，如果Offset_X_Rd寄存器值小于Size_X值，则从8个DMA Rx通道中选定DMA Rx通道_K，配置DMA Rx通道_K寄存器并启动搬移数据，DMA Rx通道_K从源地址搬移数据到算法IP核X内部空闲的第一存储单元或第二存储单元；当第一存储单元或第二存储单元中有数据写入时，算法IP核X开启加解密过程，并将结果写回到对应的存储单元中；当DMA Rx通道_K搬移数据完成时，算法控制器更新算法IP核X的Offset_X_Rd寄存器值，增加4096。