[发明专利]一种FPGA与DM8148双芯架构系统及其视频传输优化方法

说明书

本发明提出了一种FPGA与DM8148双芯架构系统及其视频传输优化方法。该系统由型号为EP4CGX75CF23I7的FPGA模块和异构多核媒体处理器TMS320DM8148片上互联构成双芯架构的嵌入式视频处理系统。在FPGA片内，该方法将每帧视频划分为连续片段，设计FIFO分段缓存并传输。该方法摒弃FPGA频繁触发GPMC中断读FIFO，设计了计时睡眠唤醒读取方式，有效减轻DM8148负荷；将GPMC总线地址/数据时分复用传输设计仅需传输数据信号，再经EDMA数据搬运，提升GPMC约一倍的数据吞吐量。本发明无需FPGA外扩SDRAM，降低了设计复杂度和成本，帧分段传输延时更低。

技术领域

本发明涉及一种视频数据传输方法及系统，特别是涉及一种FPGA与DM8148双芯架构系统及其视频传输优化方法。

背景技术

为了实现视频处理多任务和实时性，嵌入式视频处理逐渐由单核转变为多核处理。针对不同类型视频处理任务，异构多核媒体处理器将擅长不同类型视频处理任务的核异构集成，实现多任务并行实时处理。嵌入式异构多核媒体处理器，一般由ARM核、DSP核以及媒体加速处理辅助核组成。这些核先将每一帧视频采集到内存后再读取该帧视频数据进行处理，因此，系统会存在处理滞后一帧采集的状况。FPGA具有视频像素多级流水、并行处理特性，视频数据采集和处理可以同步进行，不需要先采集一帧再处理，视频处理滞后采集的延时更短。FPGA片内设计的视频处理时序电路模块，受时钟控制工作，其视频处理的耗时可由消耗的时钟周期数量和单个时钟周期的乘积获取，多个任务也具备并行处理能力，不存在任务间的切换处理。然而多核处理器进行视频处理，软件通过指令译码运行，不同指令译码需要消耗不一样的时钟周期数，并且处理器在多个任务间切换运行，导致视频处理耗时比较难以精确控制。因此，FPGA能够精确灵活控制视频处理时长，满足视频处理时间要求确定性高的应用场景。

在实际应用中，为了充分发挥FPGA和异构多核媒体处理器视频处理的各自优势，提高系统视频处理的实时性，往往将异构多核媒体处理器和FPGA两者结合，构成双芯架构的嵌入式视频处理片上系统。但这种架构，需要实现FPGA与异构多核媒体处理器间视频数据快速交互设计。目前，普遍采用FPGA外扩SDRAM，视频帧首先由FPGA写入SDRAM，然后异构多核媒体处理器从SDRAM读取视频帧。由于要实现SDRAM扩展设计，片内还需要设计SDRAM控制器，增加了设计复杂性和设计成本。另外，视频以帧为单位写入SDRAM缓存再读出的方式传输，导致异构多核媒体处理器视频处理滞后FPGA视频采集至少一帧的时间，难以满足要求视频处理精确响应的应用场景。

发明内容

针对上述问题，本发明提出一种FPGA与DM8148双芯架构系统及其视频传输优化方法。

为了实现上述目的，本发明采取以下技术方案：

一种FPGA与DM8148双芯架构系统，其特征在于，该系统包括型号为EP4CGX75CF23I7的FPGA模块和异构多核媒体处理器TMS320DM8148；FPGA模块内设有视频采集模块和视频格式转换模块，分别用于视频采集和视频格式转换，FPGA模块内设有FIFO写控制模块、视频帧分段缓存FIFO模块以及FIFO读控制模块，用于视频帧FIFO分段缓存并传输；异构多核媒体处理器TMS320DM8148异构了Cortex-A8控制主核、C674x DSP视频算法处理从核、Video M3视频编解码从核以及VPSS M3视频采集和输出控制从核，用于承担视频算法处理，视频编码，视频HDMI输出或网络发送；异构多核媒体处理器TMS320DM8148的GPMC驱动软件包括视频数据读取、EDMA数据搬运、外部I/O中断、定时器、视频每帧分段缓存、内存映射以及异步通知功能。

一种应用上述的FPGA与DM8148双芯架构系统的视频传输优化方法，包括以下步骤：

S1、FPGA模块的视频采集模块采集成像设备视频数据，像素数据经视频格式转换模块转换为16位位宽，匹配GPMC的16位并行数据总线读取，视频数据由FIFO写控制模块写入视频帧分段缓存FIFO模块；