[发明专利]一种FPGA控制的DDR映射多个DDR_FIFO实现系统及方法

权利要求书

1.一种FGPA控制的DDR映射多个DDR_FIFO实现方法，其特征是：所述方法包括以下步骤：

通过FPGA内DDR控制器IP核与DDR芯片进行数据交互；DDR控制器AXI总线与地址管理逻辑模块进行数据传输；地址管理逻辑模块仲裁DDR控制器某一时刻与其中一个DDR_FIFO进行数据通讯，同时管理DDR_FIFO映射DDR的地址和AXI总线通讯时序。

2.根据权利要求1所述的一种FGPA控制的DDR映射多个DDR_FIFO实现方法，其特征是：当DDR映射地址段内没有数据同时FIFO4中数据量没有达到设定的数据量时，数据流向采用FIFO1→FIFO4，即方式1。

3.根据权利要求2所述的一种FGPA控制的DDR映射多个DDR_FIFO实现方法，其特征是：当DDR映射地址段内有数据或FIFO4中数据量到达到设定的数据量时采用FIFO1→FIFO2→DDR控制器→FIFO3→FIFO4，即方式2。

4.根据权利要求3所述的一种FGPA控制的DDR映射多个DDR_FIFO实现方法，其特征是：DDR_FIFO逻辑模块实时监测FIFIO1中数据量，当FIFIO1的empty信号为低，同时DDR映射地址段内没有数据和FIFO4中数据量没有达到设定的数据量时，读取FIFO1中数据向FIFO4中写入，当FIFO1的empty信号为高，或FIFO4中数据量达到设定的数据量，停止该数据流向模式。

5.根据权利要求4所述的一种FGPA控制的DDR映射多个DDR_FIFO实现方法，其特征是：

DDR_FIFO逻辑模块实时监测FIFIO1和FIFO2中数据量，当数据流向不满足方式1，同时FIFIO1中的数据量是2倍或2倍以上的FIFO2出口数据位宽与入口数据位宽的比值时，DDR_FIFO逻辑模块将读取FIFIO1中的1倍的FIFO2出口与入口数据位宽比值数据量；

DDR_FIFO逻辑模块实时监测FIFIO2中数据量和该DDR_FIFO映射DDR的地址段内数据量，当该DDR_FIFO映射DDR的地址段内数据未满，同时FIFO2中的数据量大于0，启动写DDR数据模式标志，地址管理仲裁到该DDR_FIFO时，启动AXI突发写模式，将数据写入DDR控制器中，写入数据量为DDR_FIFO映射DDR的地址段内能够写入数据量和FIFIO2中数据量最小值；

DDR_FIFO逻辑模块实时监测FIFIO3中和该DDR_FIFO映射DDR的地址段内数据量，当FIFO3中数据未满，同时该DDR_FIFO映射DDR的地址段内有数据，启动读DDR数据模式标志，地址管理仲裁到该DDR_FIFO时，启动AXI突发读模式，将数据从DDR控制器中读取到FIFO3中，读取数据量为DDR_FIFO映射DDR的地址段内能够读取数据量和FIFO3中能够写入数据量最小值；

DDR_FIFO逻辑模块实时监测FIFO3和FIFIO4中数据量，当FIFO3中empty信号为低，同时FIFO4中数据量没有达到设定的数据量时，立刻读取FIFO3中数据写入FIFO4中。

6.一种FGPA控制的DDR映射多个DDR_FIFO实现系统，其特征是：所述系统包括：地址管理逻辑模块、DDR_FIFO逻辑模块和DDR控制器IP核；

所述地址管理逻辑模块包括DDR_FIFO映射街口、仲裁模块、AXI通讯模块和AXI接口；地址管理逻辑模块采用轮询方式仲裁DDR_FIFO的通讯申请，通讯申请由读突发请求和写突发请求组成；

所述DDR_FIFO逻辑模块与DDR_FIFO映射接口进行映射连接，所述DDR_FIFO映射街口连接仲裁模块，所述仲裁模块连接AXI通讯模块，所述AXI通讯模块连接AXI接口，所述AXI接口连接DDR控制器IP核。

7.根据权利要求6所述的一种FGPA控制的DDR映射多个DDR_FIFO实现系统，其特征是：地址管理逻辑模块中AXI是Master端，根据DDR_FIFO请求的读或写突发数据量与DDR控制器进行数据突发读或写。