[发明专利]一种大位宽数据处理方法、装置、设备及存储介质

说明书

本申请实施例公开了一种大位宽数据处理方法、装置、设备及存储介质，用于密钥的加密或解密过程，通过确定多个乘法器的输入端口位宽；根据乘法器的输入端口位宽，确定位差宽度；获取待相乘数据，待相乘数据包括密文数据或明文数据，将待相乘数据和位差宽度，输入预设的降幂模型中，确定每个乘法器对应处理的数据位宽范围和对应的每个乘法器运算系数，其中待相乘数据的位宽大于所述乘法器的输入端口位宽；根据每个乘法器对应处理的数据位宽范围，将待相乘数据对应位宽范围的分段数据输入至对应的乘法器中，进行并行运算，输出子运算结果；根据子运算结果和运算系数，进行数据整合，输出最终运算结果，解决大位宽数据处理效率低问题，提升工作效率。

技术领域

本申请实施例涉及计算机集成电路技术领域，尤其涉及一种大位宽数据处理方法、装置、设备及存储介质。

背景技术

随着人工智能、云计算和物联网的飞速发展，各类处理器的性能要求越来越高。乘法器作为处理器的核心组成部分，由于其延迟时间长，在很大程度上决定了整个系统的工作效率。传统的乘法器有由乘数和被乘数按位生成积，再将生成的积相加，但是当乘数和被乘数的位宽越大，芯片需要的消耗与占用面积也会随之增加。特别是在比较复杂的算法中，需要处理的数据可能是512位甚至是1024位，但是如果使用1024*1024位的乘法器会导致芯片面积巨大，电路实现技术难度高。因此，提出了通过多个小位宽的乘法器进行大位宽数据处理。

传统的采用小位宽乘法器实现大位宽数据处理时只能通过串行的方式进行，处理过程需要耗费的时间较长，导致数据处理效率较低。

发明内容

本申请实施例提供一种大位宽数据处理方法、装置、设备及存储介质，能够解决大位宽数据处理效率低的问题，提升大位宽数据处理工作效率。

在第一方面，本申请实施例提供了一种大位宽数据处理方法，用于密钥的加密或解密过程，包括：

确定多个乘法器的输入端口位宽；

根据所述乘法器的输入端口位宽，确定位差宽度；

获取待相乘数据，所述待相乘数据包括密文数据或明文数据，将所述待相乘数据和所述位差宽度，输入预设的降幂模型中，确定每个乘法器对应处理的数据位宽范围和对应的每个乘法器运算系数，其中所述待相乘数据的位宽大于所述乘法器的输入端口位宽；

根据所述每个乘法器对应处理的数据位宽范围，将所述待相乘数据对应位宽范围的分段数据输入至对应的乘法器中，进行并行运算，输出子运算结果；

根据所述子运算结果和所述运算系数，进行数据整合，输出最终运算结果。

进一步的，所述将待相乘数据和所述位差宽度，输入预设的降幂模型中，确定每个乘法器对应处理的数据位宽范围和对应的每个乘法器运算系数，包括：

获取第一待相乘数据和第二待相乘数据，其中第一待相乘数据的位宽和第二待相乘数据的位宽均大于所述乘法器的输入端口位宽；

将所述第一待相乘数据、所述第二待相乘数据和所述位差宽度，输入预设的降幂模型中，确定每个乘法器对应处理的第一待相乘数据对应的分段数据、第二待相乘数据对应的分段数据和对应的每个乘法器运算系数。

进一步的，所述将所述第一待相乘数据、所述第二待相乘数据和所述位差宽度，输入预设的降幂模型中，确定每个乘法器对应处理的第一待相乘数据对应的分段数据、第二待相乘数据对应的分段数据和对应的每个乘法器运算系数，包括：

将所述第一待相乘数据、所述第二待相乘数据和所述位差宽度，输入预设的降幂模型中，确定每个乘法器对应处理的第一待相乘数据位宽范围和第二待相乘数据位宽范围；