[发明专利]锁存电路及包括其的数字模拟转换器

说明书

本申请涉及锁存电路及包括其的数字模拟转换器。所述锁存电路接收数据信号、时钟信号，并且电路包括产生输出信号的输出部分以及串联连接的第一部分和第二部分，其中：第一部分耦合到高电平并且包括串联连接的第一开关器件和第二开关器件，其中，第一开关器件受数据信号的第一电平控制而导通，并且第二开关器件受时钟信号的第二电平控制而导通；第二部分耦合到低电平并且包括串联连接的第三开关器件和第四开关器件，其中，第三开关器件受时钟信号的第二电平的控制而导通，并且第四开关器件受数据信号的第一电平的相反电平控制而导通；以及输出部分耦合在第一部分与第二部分之间以产生输出信号。

技术领域

本申请涉及数字信号处理领域，具体而言，涉及锁存电路及包括其的数字模拟转换器。

背景技术

高速锁存器是高速模拟数字转换器中的一个重要模块。一个高速锁存器将可以将一个数据位转换为例如差分信号供模拟数字转换器使用，以便生成模拟信号输出。但是，模拟数字转换器一般包括多个锁存器，多个锁存器相互间的偏差（skew）决定了模拟数字转换器输出的噪声性能。

有鉴于此，需要一种改进的锁存电路。

发明内容

本申请的实施例提供了一种锁存电路及包括其的数字模拟转换器，用于降低锁存电路之间的偏差。

根据本申请的一方面，提供一种锁存电路。所述电路接收数据信号、时钟信号，并且所述电路包括产生输出信号的输出部分以及串联连接的第一部分和第二部分，其中：所述第一部分耦合到高电平并且包括串联连接的第一开关器件和第二开关器件，其中，所述第一开关器件受所述数据信号的第一电平控制而导通，并且所述第二开关器件受所述时钟信号的第二电平控制而导通；所述第二部分耦合到低电平并且包括串联连接的第三开关器件和第四开关器件，其中，所述第三开关器件受所述时钟信号的所述第二电平的控制而导通，并且所述第四开关器件受所述数据信号的所述第一电平的相反电平控制而导通；以及所述输出部分耦合在所述第一部分与所述第二部分之间以产生所述输出信号。

在本申请的一些实施例中，可选地，所述低电平为系统接地电平。

在本申请的一些实施例中，可选地，所述第一电平为低电平或高电平，并且所述第一电平的相反电平为相应的高电平或低电平；以及所述第二电平为低电平或高电平。

在本申请的一些实施例中，可选地，所述第一开关器件具有受所述第一电平控制而导通第一端和第二端，其中所述第一端接入高电平；以及所述第二开关器件具有受所述第二电平控制而导通的第三端和第四端，其中所述第三端接入所述第二端，并且所述第四端连接到所述第二部分和所述输出部分。

在本申请的一些实施例中，可选地，所述第二开关器件具有受所述第二电平控制而导通的第三端和第四端，其中所述第三端接入高电平；以及所述第一开关器件具有受所述第一电平控制而导通第一端和第二端，其中所述第一端接入所述第四端，并且所述第二端连接到所述第二部分和所述输出部分。

在本申请的一些实施例中，可选地，所述第三开关器件具有受所述第二电平控制而导通第五端和第六端，其中所述第五端接入所述第一部分和所述输出部分；以及所述第四开关器件具有受所述第一电平的相反电平控制而导通的第七端和第八端，其中所述第七端接入所述第六端，并且所述第八端连接到所述低电平。

在本申请的一些实施例中，可选地，所述第四开关器件具有受所述第一电平的相反电平控制而导通的第七端和第八端，其中所述第七端接入所述第一部分和所述输出部分；以及所述第三开关器件具有受所述第二电平控制而导通第五端和第六端，其中所述第五端接入所述第八端，并且所述第六端连接到所述低电平。

在本申请的一些实施例中，可选地，所述第一开关器件、所述第二开关器件、所述第三开关器件以及所述第四开关器件中的任意一者为三极管或者场效应管。