[发明专利]具有时钟选通的用于执行矩阵乘法的硬件单元

权利要求书

1.一种用于执行第一数据元素的第一矩阵和第二数据元素的第二矩阵之间的矩阵乘法的硬件单元，所述硬件单元包括：

乘法器级，包括多个乘法器，每个乘法器被配置为将第一数据元素和第二数据元素相乘以产生乘法数据元素；

一个或多个加法器级，其位于所述乘法器级之后并且形成加法器树以产生所述乘法数据元素的总和，每个加法器级包括一个或多个加法器，所述一个或多个加法器被配置为将前一级输出的至少两个数据元素相加以产生加法数据元素；

一组存储元件，用于每个乘法器并且用于每个加法器，用于乘法器或用于加法器的一组存储元件包括用于要由该乘法器或该加法器处理的每个数据元素的每个位的存储元件；以及

时钟选通控制逻辑，用于每个乘法器并且用于每个加法器，所述时钟选通控制逻辑被配置为：

接收要由乘法器或加法器处理的每个数据元素的元素选通信号，所述元素选通信号指示该数据元素是否能被视为具有零值，

响应于数据元素的元素选通信号指示所述数据元素能被视为具有零值，对与所述数据元素相对应的所有存储元件进行时钟选通，

基于接收到的元素选通信号，确定由乘法器或加法器产生的数据元素是否能被视为具有零值，以及

在后续级向时钟选通控制逻辑提供输出元素选通信号，所述输出元素选通信号指示由乘法器或加法器产生的数据元素是否能被视为具有零值，使得元素选通信息从一个级传播到下一个级。

2.如权利要求1所述的硬件单元，其中，用于每个加法器的时钟选通控制逻辑还被配置为：当所述第一数据元素的位宽和所述第二数据元素的位宽中的至少一者小于最大位宽时，对与要由加法器处理的每个数据元素相对应的一部分存储元件进行时钟选通。

3.如权利要求1或2所述的硬件单元，其中，用于每个乘法器的时钟选通控制逻辑还被配置为：当要由乘法器处理的第一数据元素的位宽小于最大位宽时，对与所述第一数据元素相对应的一部分存储元件进行时钟选通。

4.如权利要求3所述的硬件单元，其中，与要由乘法器处理的第一数据元素相对应的被时钟选通的一部分存储元件包括N个存储元件，N为所述最大位宽减去所述第一数据元素的位宽。

5.如权利要求3或4所述的硬件单元，其中，用于每个乘法器的时钟选通控制逻辑还被配置为：当要由乘法器处理的第二数据元素的位宽小于所述最大位宽时，对与所述第二数据元素相对应的一部分存储元件进行时钟选通。

6.如权利要求5所述的硬件单元，其中，与要由乘法器处理的第二数据元素相对应的被时钟选通的一部分存储元件包括K个存储元件，K为所述最大位宽减去所述第二数据元素的位宽。

7.如权利要求2至6中任一项所述的硬件单元，其中，所述数据元素是最高有效位对齐的，并且与数据元素相对应的存储元件中被时钟选通的一部分存储元件是与该数据元素的最低有效位相对应的存储元件。

8.如权利要求2至7中任一项所述的硬件单元，其中，每个时钟选通控制逻辑被配置为：接收标识所述第一数据元素的位宽和/或所述第二数据元素的位宽的信息。

9.如任一前述权利要求所述的硬件单元，其中，用于每个乘法器的时钟选通控制逻辑还被配置为：在接收到的元素选通信号中的至少一者指示相应数据元素能被视为具有零值时，对与要由乘法器处理的第一数据元素和第二数据元素相对应的所有存储元件进行时钟选通。

10.如任一前述权利要求所述的硬件单元，其中，如果要由乘法器处理的所述第一数据元素和所述第二数据元素中的至少一者具有零值，则在乘法器的时钟选通控制逻辑处接收到的元素选通信号被配置为指示所述乘法器的所述第一数据元素和所述第二数据元素都能被视为具有零值。

11.如任一前述权利要求所述的硬件单元，其中，每个时钟选通控制逻辑还被配置为：对于被时钟选通的每个存储元件，使得向相应的乘法器或加法器提供零位。