[发明专利]基于SystemC的虚拟模型生成方法、系统、介质及设备

说明书

本发明提供了一种基于SystemC的虚拟模型生成方法、系统、介质及设备，方法包括：接收用户输入的硬件模块的名称，并基于硬件模块执行第一脚本，以生成模型目录结构；接收用户输入的寄存器描述文件，通过第二脚本解析寄存器描述文件，以在模型目录结构中生成基于SystemC的寄存器模型；执行第三脚本，以基于寄存器模型在模型目录结构中生成硬件模块的虚拟模型的源码文件；接收用户在源码文件上添加的针对硬件模块的自定义功能信息，以得到实现自定义功能的虚拟模型。本发明极大缩短了硬件模块虚拟模型的开发时间。

技术领域

本发明涉及建模技术领域，尤其涉及一种基于SystemC的虚拟模型生成方法、系统、介质及设备。

背景技术

随着集成电路设计技术的迅速发展，集成电路的集成规模越来越大，片上系统的设计复杂度不断提高，设计复杂度的提高需要设计工具、设计方法的强有力支持，而之前的设计工具和设计方法显得有些力不从心。软硬件协同设计是目前片上系统设计的新型方法，其方法依据系统目标要求，通过综合分析系统软硬件功能及现有资源，最大限度地挖掘系统软硬件之间的并发性，协同设计软硬件体系结构，使得系统能工作在最佳状态。因此，建立系统级模型对系统功能进行抽象描述是实现软硬件协同设计的关键。目前存在多种建模方法，但是都有其局限性，如采用UML语言建模，可以方便地进行需求分析、系统功能描述，但UML不能对系统硬件进行描述，无法精确和严格地描述模型的行为；采用C/C++等描述语言时，在设计细化阶段，原始的C/C++描述必须手工转换为VHDL或Verilog语言，容易产生不一致性，使系统综合变得复杂。研究表明，具有较高的抽象能力，同时能体现出硬件设计中的信号同步、时间延迟、状态转换等物理信息的语言，才能给工程师提供一个系统级设计的公共基础平台。在常用的设计语言中，C、C++和Java等高级编程语言有较高的抽象能力，但由于不能体现硬件设计的物理特性，硬件模块部分需重新用硬件描述语言设计，使得后续设计缺乏连贯性；而VHDL、Verilog最初目的并不是进行电路设计，前者是用来描述电路的，而后者起源于板级系统仿真，因此它们并不适合进行系统级的软件和算法设计，特别是现在系统中的功能越来越多的由软件来完成。

SystemC是在C++的基础上扩展了硬件类和仿真核形成的，由于结合了面向对象编程和硬件建模机制原理两方面的优点，这可以使SystemC在不同的层次进行系统设计。对一个片上系统在不同的层次进行描述，按照其抽象程度由高到低，可分为功能级(functionlevel，也称为系统级)、事务级(transaction level，也称为行为级或算法级)、寄存器传输级(RTL，register transfer level)、门级(gate level)和开关级(switch level)。其中功能级主要完成对整个系统功能的定义和结构的探索；事务级确保一些核心算法和系统行为的正确；寄存器传输级利用组合逻辑和时序逻辑来描述电路；而门级主要偏重利用工艺库的原件进行描述。在片上系统设计建模中，事务(transaction)是一个十分重要的概念。一般来说，事务可以理解为系统模型中两个组件之间的一次数据交换。一个数据交易可能是在系统组件之间传输的单个字、一列字或者整个数据结构。例如，一个DMA(Direct MemoryAccess，直接存储器访问)主设备能够发出请求，从存储器中读入一个数据。它首先要发出一个读交易，指定目标存储器的地址。另外一种情况是，当嵌入式的软件要向DMA控制器中写入控制字时，就会发出一个写交易。为保证片上系统的模块之间的同步所做的操作可以被看作是一个事件交易；而组件之间的中断也可以被视为一个交易。事务级模型(TLM，Transaction Level Model)中的各个模块代表了最终要实现的硬件设备(如存储器、ASIC、系统总线等等)，或者是将要运行在处理器上的软件。有关事务级建模的研究乃是当今学术界和产业界的一个热点。

现代的片上系统芯片包含硬件和软件，软件部分可以是固件或者驱动；芯片市场是一个充满竞争的市场，几乎所有的芯片公司对产品都有严格时间规划；如何让产品尽快面市，如何减少产品缺陷几乎是所有芯片公司都需要面对的难题，SystemC可以让软硬件并行开发，加快产品面市时间。