[发明专利]一种基于FPGA的证券信息高速处理系统、方法及存储介质

权利要求书

1.一种基于FPGA的证券信息高速处理系统，其特征在于，所述系统包括：硬件板卡；

所述硬件板卡包括PCB板、FPGA芯片与外围电子器件，所述FPGA芯片与所述外围电子器件设置于所述PCB板上；

所述FPGA芯片由若干不同功能的应用工程模块组成，用于接收证券信息中央交换机发送的原始证券信息、对所述原始证券信息进行处理以及将证券信息处理结果发送至PC端进行展示。

2.根据权利要求1所述的一种基于FPGA的证券信息高速处理系统，其特征在于，

所述FPGA芯片包括：数据接收模块、数据仲裁模块、证券消息解码模块、Fast数据切分模块、Fast数据并串转换模块、Fast数据解码模块、PCIe转换模块、数据发送模块。

3.根据权利要求2所述的一种基于FPGA的证券信息高速处理系统，其特征在于，

所述外围电子器件包括：网口、DDR4存储器、PCIe输出端口；

其中，所述网口用于所述证券信息高速处理系统与所述证券信息中央交换机通过网线建立通信连接，所述DDR4存储器用于存储不同类型证券信息对应的解码仲裁信息，所述PCIe输出端口用于所述证券信息高速处理系统与所述PC端通过PCI-E总线建立通信连接。

4.根据权利要求3所述的一种基于FPGA的证券信息高速处理系统，其特征在于，

所述数据接收模块用于接收所述证券信息中央交换机发送的所述原始证券信息，并将所述原始证券信息发送至所述数据仲裁模块；

所述数据仲裁模块用于判断输入的所述原始证券信息的格式是否正确，并在确定格式正确的情况下将所述原始证券信息发送至所述证券消息解码模块；

所述证券消息解码模块用于将输入的所述原始证券信息解码为64位并行Fast证券消息数据，并将所述64位并行Fast证券消息数据发送至所述Fast数据切分模块；

所述Fast数据切分模块用于将输入的所述64位并行Fast证券消息数据拆分为连续的8位Fast证券数据，并将所述8位Fast证券数据发送至所述Fast数据并串转换模块；

所述Fast数据并串转换模块用于将输入的8位Fast数据转换为连续串行数据，并将所述连续串行数据发送至所述Fast数据解码模块；

所述Fast数据解码模块用于确定所述连续串行数据的数据类型，并基于所述连续串行数据的数据类型读取所述DDR4存储器中对应的解码仲裁信息，以对所述连续串行数据进行解码，获得解码结果；

所述PCIe转换模块用于将所述Fast数据解码模块发送的解码结果转换为PCIe格式；

所述数据发送模块用于将所述PCIe格式的解码结果发送至PC端。

5.根据权利要求3所述的一种基于FPGA的证券信息高速处理系统，其特征在于，

所述外围电子器件还包括：电源接口、电源芯片、时钟芯片；

其中，所述电源接口用于为所述硬件板卡进行供电，所述电源芯片用于控制所述硬件板卡的供电，所述时钟芯片用于控制各种信号的持续时间。

6.一种基于FPGA的证券信息高速处理方法，其特征在于，应用于所述证券信息高速处理系统，所述方法包括：

接收所述证券信息中央交换机发送的所述原始证券信息，并判断输入的所述原始证券信息的格式是否正确；

在确定所述原始证券信息的格式正确的情况下，对所述原始证券信息进行解码，以获得64位并行Fast证券消息数据，并将所述64位并行Fast证券消息数据拆分为连续的8位Fast证券数据；

对所述8位Fast数据转换进行转换，以获得连续串行数据，并基于所述连续串行数据的数据类型确定对应的解码仲裁信息；

对所述连续串行数据进行解码，以获得解码结果，并将所述解码结果发送至PC端。