[发明专利]用于处理硬件错误的装置及方法

说明书

本申请实施例提供了一种用于处理硬件错误的装置、方法及存储介质，涉及计算机技术领域。该装置包括：中断控制器，其用于接收来自硬件的中断信号，并将中断信号对应的中断标号发送给中央处理器核；中央处理器核，其用于接收中断控制器发送的中断标号，根据中断标号确定发生的硬件错误，并对硬件错误进行相应的中断处理；硬件，其用于在检测到发生硬件错误时，产生中断信号，并将中断信号传输到中断控制器。本申请实施例提供的装置，基于中断上报的方式来处理硬件错误，使得硬件错误的处理和中央处理器CPU内部逻辑高度解耦，可以大大简化CPU的硬件设计，有效地降低CPU电路设计的复杂度。

技术领域

本申请涉及计算机技术领域，具体而言，本申请涉及一种用于处理硬件错误的装置及方法。

背景技术

在中央处理器(central processing unit，简称CPU)和片上系统(System onChip，简称SoC)的设计中，通常会涉及硬件错误的处理。现有方案是通过总线信号的方式让CPU直接感知到硬件错误，进而让CPU进入异常处理，强行执行异常服务程序来处理硬件错误。该方案将导致CPU内部逻辑与硬件错误场景深度耦合，进而加大了电路设计的复杂度，加大了设计和验证的工作量。

发明内容

本申请实施例提供了一种用于处理硬件错误的装置及方法，旨在解决现有技术中的至少一个技术问题。

根据本申请实施例的第一方面，提供了一种用于处理硬件错误的装置，该装置包括：中断控制器，其用于接收来自硬件的中断信号，并将所述中断信号对应的中断标号发送给中央处理器核，其中，所述中断标号表示发生的不同的硬件错误；中央处理器核，其用于接收所述中断控制器发送的中断标号，根据所述中断标号确定发生的硬件错误，并对所述硬件错误进行相应的中断处理；硬件，其用于在检测到发生硬件错误时，产生中断信号，并将所述中断信号传输到所述中断控制器。

在一个可能的实现方式中，所述装置还包括：状态寄存器，其用于存储每个中断信号对应的硬件错误信息。

在另一个可能的实现方式中，所述中断控制器，其具体用于在接收到多个中断信号时，将所述多个中断信号对应的硬件错误信息存储在所述状态寄存器中，并将所述多个中断信号汇聚后对应的一个中断标号发送给中央处理器核。

在另一个可能的实现方式中，所述中央处理器核，其具体用于根据接收到的所述中断标号查询所述状态寄存器，以确定发生的硬件错误。

在另一个可能的实现方式中，所述硬件包括多级高速缓存器和与外部设备连接的总线；所述中断信号对应的硬件错误包括：各级高速缓存器对内存进行的校验错误和外部设备触发的总线错误。

根据本申请实施例的第二方面，提供了一种硬件错误的处理方法，该方法包括：中断控制器接收来自硬件的中断信号，并将接收到的中断信号所对应的中断标号上报给中央处理器核，其中，所述中断信号是由硬件在检测到发生硬件错误时产生的，所述中断标号表示发生的不同的硬件错误；中央处理器核接收所述中断控制器发送的中断标号，根据所述中断标号确定发生的硬件错误，并对所述硬件错误进行相应的中断处理。

在一个可能的实现方式中，所述中断控制器接收来自硬件的中断信号，并将接收到的中断信号所对应的中断标号上报给中央处理器核，包括：中断控制器在接收到多个中断信号时，将所述多个中断信号对应的硬件错误信息存储在状态寄存器中，并将所述多个中断信号汇聚后对应的一个中断标号发送给中央处理器核；所述中央处理器核接收所述中断控制器发送的中断标号，根据所述中断标号确定发生的硬件错误，包括：中央处理器核根据接收到的所述中断标号查询所述状态寄存器，以确定发生的硬件错误。

在另一个可能的实现方式中，所述硬件包括多级高速缓存器和与外部设备连接的总线；所述中断信号对应的硬件错误包括：各级高速缓存器对内存进行的校验错误和外部设备触发的总线错误。