[发明专利]基于时间寄存器的交错式流水线型时间数字转换器电路

说明书

本发明公开了一种交错式流水线型时间数字转换器(TDC)，其主要包括输入脉冲/控制信号发生器(1)、子流水线模块(2～5)，延时链型时间数字转换器模块(6,7)，数字误差校准模块(8)、控制开关(S1,S2)和数据传输总线，其中模块(1)用来产生待测量的时间脉冲T_S和T_P及时序控制信号Ctrl，通过对T_S和T_P的测量间接实现对输入信号T_IN和T_REF时间差的测量。各阶子流水线模块用来对其输入时间脉冲进行量化，并产生放大后的互补量化残余；延时链型时间数字转换器模块用于实现最后一阶细量化；模块(8)用来对各阶子TDC模块的局部量化二进制码进行合并校准，得到最终的量化二进制码输出。本发明相对于传统流水线型TDC具有更高的测量精度和分辨率，同时降低了动态功耗，实现自校准功能。

技术领域

本发明是数模混合集成电路技术领域范围，涉及一种基于时间寄存器的交错式流水型时间数字转换器电路设计。

背景内容

市面上常见TDC(时间数字转换器)结构有计数型时间数字转换器、延迟链时间数字转换器(快闪型)、游尺延时链型时间数字转换器、环形时间数字转换器等，其中快闪型TDC由延迟链和边沿比较器量化两路输入信号上升沿的时间间隔，该TDC的电路结构简单，结构转换速度快，但量化精度受限于器件的最小门级延时，无法达到亚门级精度，大大限制了快闪型TDC的应用范围，流水线型TDC脱产于快闪型TDC,该种TDC突破了一个反相器延迟时间的限制，可以达到1ps以下，达到了高精度的要求。

图1给出一种现有的基于时间寄存器的流水线型TDC电路，其主要由输入脉冲/时钟发生器模块、第一阶子流水线模块、第二阶子流水线模块、第三阶子流水线模块、第四阶延时链模块和数字误差校准模块构成。原始输入待测信号T_IN和T_REF经脉冲/时钟发生器后，产生对应脉冲宽度的测量脉冲信号T_P，以及控制个子TDC模块协同工作的CLK时钟信号。其中第一阶子流水线模块和第三阶子流水线模块在时钟信号CLK的控制下同步工作；第三阶子流水线模块和最后一阶延时链型子TDC模块在时钟信号的控制下同步工作。其中CLK和是相位相差180°的同周期信号。待测时间信号T_P在CLK时钟的控制下经第一阶子流水线模块进行粗量化，经第一阶子流水线模块量化后的二进制码传递给数字误差校准模块，同时经第一阶子流水线模块量化后的时间残差的互补时间量输入至下一阶子流水线模块，也即第二阶子流水线模块。第二阶子流水线模块采用同样的方法和原理对上一阶输出的放大后的互补时间量进行再次量化，依次递进，直到最后一级子流水线模块输出量化数值二进制码，给数字误差校准模块，并将此级产生的时间残差的互补时间量经放大后传递给延时链型TDC模块，最后经量化后的输出二进制码传递给数字误差校准模块。值得说明的是，第一阶和第三阶子流水线模块不同工作，第二阶和第四阶子时间数字转换器模块同步工作，第一阶和第三阶子流水线模块在测量时，第二阶和第四阶子时间数字转换器模块则在进行复位操作；反之亦然。

上述传统流水线型时间数字转换器存在一下几方面的缺点：第一，在将两个上升沿间的时间差转换为相应宽度的脉冲信号时，总是无法保证产生的时间脉冲其宽度等于两上升沿间的真实时间差；第二，时间脉冲信号在经逻辑门传输时，由于其对信号上升沿和下降沿的响应曲线不同，以及在经时间放大的放大过程中，由于时间放大器的非理想性，不可避免的会使得想要的时间信号脉宽宽度偏离理想值；第三，由于当start和stop信号上升沿间的间隔很小时，无法产生相应的脉冲信号，因此需要实现在start和stop信号间插入一个固定的延时单元；第四，即使在子TDC模块完成一次输入时间量化，并经DTC选通了某一相应开关的情况下，当Trigg信号到来产生所需的量化时间余量时，延时链上的高电平Set信号不仅会经过这个开关传输至异或门的一个输入端，同时也还会继续沿着延时链往后传播，这无疑会显著增大电路的动态功耗；第五，该流水线型TDC自身不具备抗PTV的鲁棒性，又没有相应的测量校准机制，因而很难实现实际的应用价值。

发明内容