[发明专利]ASK数据解码装置、方法、微控制器及设备

权利要求书

1.一种ASK数据接收装置，其特征在于，应用于微处理器，并与微处理器的模拟数字转换器连接，包括：

数据采样模块，若接收到所述模拟数字转换器输出的完成标志，则采集所述模拟数字转换器输出的转换值，并输出记录的总采样次数和第一中断标志；

数据解码模块，若接收到所述第一中断标志，则根据接收到的总采样次数和预设半周期值生成对应的比特数据。

2.根据权利要求1所述的装置，其特征在于，所述数据采样模块包括逻辑电路和计数器，所述计数器用于记录所述总采样次数；

所述逻辑电路用于根据所述转换值和预设比较值生成逻辑值，所述逻辑值进行边沿跳转时触发所述总采样次数的输出，并将所述总采样次数清零，发出所述第一中断标志。

3.根据权利要求2所述的装置，其特征在于，所述预设比较值包括参考值和迟滞值；所述逻辑电路包括第一逻辑电路和第二逻辑电路；

所述第一逻辑电路输入所述参考值、所述迟滞值以及所述逻辑值，并根据预设逻辑条件输出实际比较值；所述第二逻辑电路输入所述实际比较值和所述转换值，并输出所述逻辑值。

4.根据权利要求3所述的装置，其特征在于，所述预设逻辑条件包括：

若所述逻辑值为1，则所述实际比较值等于所述参考值与所述迟滞值的差值；

若所述逻辑值为0，则所述实际比较值等于所述参考值与所述迟滞值的和。

5.根据权利要求3所述的装置，其特征在于，所述数据采样模块还包括参考值寄存器、迟滞值寄存器、计数值输出寄存器、逻辑值寄存器及第一中断标志寄存器，并分别存储所述参考值、所述迟滞值、所述总采样次数、所述逻辑值及所述第一中断标志。

6.根据权利要求1所述的装置，其特征在于，所述数据解码模块包括计算单元，所述计算单元根据所述总采样次数确定捕获到的半周期个数，并基于预设计算规则，根据所述半周期个数计算对应的比特数据。

7.根据权利要求6所述的装置，其特征在于，所述预设计算规则包括：

若所述半周期个数为2，则确定对应的比特数为1；

若所述半周期个数为3，则确定首次捕获到时对应的比特数为一个0与一个1，下次捕获到时对应的比特数为0；

若所述半周期个数为4，则确定对应的比特数为两个0；

若所述半周期个数大于4，则确定超时、数据包发送错误或结束。

8.根据权利要求6所述的装置，其特征在于，所述数据解码模块还包括比特接收状态机，所述计算单元将计算出比特数据发送至所述比特接收状态机；

所述比特接收状态机对接收到的比特数据进行格式校验，将校验成功的比特数据存入数据缓存寄存器，并在校验结束后置位有效性标志和第二中断标志，以及在校验错误时清除所述有效性标志、置位所述第二中断标志和重置所述比特接收状态机。

9.根据权利要求8所述的装置，其特征在于，所述比特接收状态机依次对写入的每个比特数据进行校验，并依次验证数据包的起始位、8个比特值和奇偶校验值，以及终止位。

10.根据权利要求6所述的装置，其特征在于，所述数据解码模块还包括半周期值寄存器、计数值接收寄存器、有效性标志寄存器及第二中断标志寄存器，分别用于存储所述半周期值、所述计数值接收、所述有效性标志及所述第二中断标志。

11.一种ASK数据接收方法，其特征在于，包括：

若接收到模拟数字转换器输出的完成标志，则采集所述模拟数字转换器输出的转换值，并输出记录的总采样次数；

根据所述总采样次数和预设半周期值生成对应的比特数据。

12.一种微控制器，其特征在于，其上集成有如权利要求1-9任一项所述的ASK数据接收装置。

13.一种电子设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，还包括数字逻辑电路，所述数字逻辑电路包括如权利要求1-10任一项所述的ASK数据接收装置。