[发明专利]PCB走线串扰评估方法、系统、装置、设备及存储介质

说明书

本申请涉及印制电路板设计领域，公开了一种PCB走线串扰评估方法、系统、装置、设备及存储介质，根据用户输入的目标PCB板材迭层的迭层信息、目标PCB玻纤布参数及目标布线参数，自动搭建PCB信号线串扰仿真计算模型，进而对PCB信号线串扰仿真计算模型进行串扰仿真模拟，得到并输出串扰仿真结果。不仅降低了工程师的建模仿真工作量，且综合考虑到PCB玻纤效应及PCB板材迭层对走线间串扰值的影响，实现了对PCB走线间串扰的快速准确的评估，可以大幅度降低工程师在PCB设计过程中选用造成不合规串扰值的走线方案的风险，进而能够快速推算走线面积规划从而提升产品开发质量。

技术领域

本申请涉及印制电路板设计领域，特别是涉及一种PCB走线串扰评估方法、系统、装置、设备及存储介质。

背景技术

串扰是两条信号线之间的耦合、信号线之间的互感和互容引起线上的噪声，讯号在动态线（active line）或称攻击走线（aggressor line），会将一部份的讯号传到无讯号的静态线（又称受害走线，victim line）上，而造成耦合干扰问题。在PCB（Printed CircuitBoard，印刷电路板）设计和集成电路设计中，串扰是一个比较棘手的问题，PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。因应现今电子产品轻薄短小伴随追求更高讯号传输质量发展趋势，使得电路板尺寸愈来愈小，各层走线密度也愈来愈大，特别当讯号传输速度持续加快时，串扰问题也愈趋严重，如何降低噪声干扰成了PCB设计团队需面对的重要课题。

通常，信号完整性工程师会依照芯片厂所提供的设计指南，来定义走线距离等布线参数。但是当设计需求超出了设计指南，信号完整性工程师就必须自行进行建模仿真，以确定走线设计造成的串扰值对高速信号的影响是否在允许范围内。这使得在设计过程中，工程师需要花费大量时间在建模仿真上，不仅导致工程师的工作量较大、产品开发周期较长，且对工程师的建模仿真能力有很高的要求。若工程师在仿真过程中考虑因素不全面，仿真模型不准确，则会进一步导致仿真结果不准确，将给PCB设计以错误指导，最终影响到产品开发质量。

如何准确评估PCB走线设计带来的串扰结果，是本领域技术人员需要解决的技术问题。

发明内容

本申请的目的是提供一种PCB走线串扰评估方法、系统、装置、设备及存储介质，用于准确评估PCB走线设计带来的串扰结果的同时，减轻PCB工程师的工作压力，缩短电子产品开发周期，提升电子产品质量。

为解决上述技术问题，本申请提供一种PCB走线串扰评估方法，包括：

接收输入的目标PCB板材迭层的迭层信息、目标PCB玻纤布参数和目标布线参数；

基于所述目标PCB板材迭层的迭层信息生成目标PCB板材迭层仿真模块，基于所述目标PCB玻纤布参数生成目标PCB玻纤布仿真模块；

结合所述目标PCB板材迭层仿真模块、所述目标PCB玻纤布仿真模块和所述目标布线参数，搭建PCB信号线串扰仿真计算模型；

对所述PCB信号线串扰仿真计算模型进行串扰仿真模拟，得到串扰仿真结果；

输出所述串扰仿真结果。

可选的，还包括：

预先根据不同PCB板材的PCB物料电气特性参数，建立子迭层数据库；

接收输入的所述目标PCB板材迭层的迭层信息，具体为：

接收输入的对所述目标PCB板材迭层的迭层需求；

所述基于所述目标PCB板材迭层的迭层信息生成目标PCB板材迭层仿真模块，具体包括：

根据所述迭层需求自所述子迭层数据库中选择目标子迭层；