[发明专利]一种PCIe信号完整性验证方法、装置、设备及介质

说明书

本申请公开了一种PCIe信号完整性验证方法、装置、设备及介质，应用于信号完整性验证技术领域，包括：获取待测对象的测试验证链路中各组件的损耗，得到组件损耗；其中，所述测试验证链路剔除了ISI板；获取目标链路损耗；其中，所述目标链路损耗为对所述待测对象进行PCIe信号完整性验证，所述测试验证链路需要达到的损耗；确定各所述组件损耗的总损耗与所述目标链路损耗之间的差值，得到差量损耗；模拟所述差量损耗对应的S参数模型；将所述S参数模型嵌入所述测试验证链路，以利用所述测试验证链路对所述待测对象的PCIe信号完整性进行验证。这样，能够降低验证复杂度，并提升验证精度，减少成本。

技术领域

本申请涉及信号完整性验证技术领域，特别涉及一种PCIe信号完整性验证方法、装置、设备及介质。

背景技术

一致性测试是衡量电子产品的信号质量是否符合标准以及产品性能的重要手段，并广泛应用于电子技术领域。

目前，一致性测试中的PCIe(即peripheral component interconnect express，一种高速串行计算机扩展总线标准)信号完整性验证，通常在测MB(即Mother board，主机板)时，利用CLB(即compliance load board，一致性负载板)、SMP-SMP cable(即Sub-MiniatureP to Sub-MiniatureP，超小型同轴电缆连接器P转超小型同轴电缆连接器P型线缆)、SMP-SMA cable(即Sub-MiniatureP to Sub-MiniatureA，超小型同轴电缆连接器P转超小型同轴电缆连接器P型线缆)、协会统一制定的ISI(即Inter Symbol Interference，码间干扰)板、-3db filter(即滤波器)等夹具凑出8db的损耗来模拟End point的TargetBudget嵌入到测试链路中进行PCIe信号完整性验证。在测AID(即Add-in-card，外插卡)时，利用CBB(即complince Base Board，一致性基板)、SMP-SMP cable、SMP-SMA cable、协会统一制定的ISI板、-5db filter等夹具凑出20db的损耗来模拟Rootcomplex的Target Budget嵌入到链路中进行信号完整性验证。但是，在产品研发过程中，通常存在多个项目并行开发的情况，这就导致了经常出现人均设备资源不足的状况，如果通过购买多套ISI治具板等设备解决此问题，会造成研发成本提升。并且，由于多个项目并行开发，各个模块插拔拆卸会很频繁，所以在使用过程中势必会造成磨损等接触不良甚至损坏等问题，导致即使接相同ISI pair的时候损耗也会有差异从而造成测试误差，如果通过多次实测校准损耗，势必会增加研发验证人员的工作量。另外，按照目前的方案较繁杂且容易出错，并且ISI板的每个pair都是等Step的，存在并不能准确的选取所需的ISI pair的情况。

发明内容

有鉴于此，本申请的目的在于提供一种PCIe信号完整性验证方法、装置、设备及介质，能够降低验证复杂度，并提升验证精度，减少成本。其具体方案如下：

第一方面，本申请公开了一种PCIe信号完整性验证方法，包括：

获取待测对象的测试验证链路中各组件的损耗，得到组件损耗；其中，所述测试验证链路剔除了ISI板；

获取目标链路损耗；其中，所述目标链路损耗为对所述待测对象进行PCIe信号完整性验证，所述测试验证链路需要达到的损耗；

确定各所述组件损耗的总损耗与所述目标链路损耗之间的差值，得到差量损耗；

模拟所述差量损耗对应的S参数模型；

将所述S参数模型嵌入所述测试验证链路，以利用所述测试验证链路对所述待测对象的PCIe信号完整性进行验证。

可选的，所述测试验证链路包括夹具走线，相应的，获取所述夹具走线的损耗包括：

获取所述夹具走线的单位长度损耗；